同步串行外設接口(SPI)是由摩托羅拉公司開發的全雙工同步串行的慢速外設器件通信。SPI〔SerialPeripheralInterface〕是一種串行串行同步通訊協議，由一個主設備和一個或多個從設備組成，主設備啟動一個與從設SPI接口由SDI〔串行數據輸串行移位時鐘〕，CS〔從使能信號〕四種信號構成，CS打算了唯一的與主設備通信的從設備，如沒有CS，主設備通過產生移位時鐘來發起通訊。通訊時，數據由SDO輸出，SDI輸入，數據在時鐘的上升或下降沿由SDO輸出，在緊接著的下降或上升沿由SDI讀入，這樣經過8/16次時鐘的轉變，完成8/16位數據的傳輸。總線協議該總線通信基于主-從(全部的串行的總線均是這樣，USB，IIC，SPI等)配置，而且下面提到的方向性的操作合指代全部從主設備的角度說得。它有以下4個信號：MOSI:主出/從入MISO:主入/從出SCK:串行時鐘SS:附屬選擇；芯片上“附屬選擇”(slave-select)的引腳數打算了可連到總線上的器件數量。SPI數據傳輸的時鐘基于來自主處理器的時鐘脈沖(似乎也可以是IO上的電平的模擬時鐘)，摩托羅拉沒有定義任何通用SPI的時鐘標準。然而，最常用的時鐘設置基于時鐘極性(CPOL)和時鐘相位(CPHA)兩個參數，CPOL定義SPI串行時鐘的活動狀態，而CPHA定義相對于SO-數據位的時鐘相位。CPOLCPHA的設置打算了數據取樣的時鐘沿。數據方向和通信速度SPI5Mbps，具體速度大小取決于SPI硬件。例如，Xicor公司的SPI串行器件傳輸速度能到達5MHz。SPI總線接口準時序SPI總線包括1根串行同步時鐘信號線以及2根數據線。SPI模塊為了和外設進展數據交換，依據外設工作要求，其輸出串行同步時鐘極性和相位可以進展配置，時鐘極性〔CPOL〕對傳輸協議沒有重大的影響。假設CPOL=0，串行同步時鐘的空閑狀態為低電平；假設CPOL=1，串行同步時鐘的空閑狀態為高電平。時鐘相位〔CPHA〕能夠配置用于選擇兩種不同的傳輸協議之一進展數據傳輸。CPHA=0，在串行同步時鐘的第一個跳變沿〔上升或下降〕數據被采樣；假設CPHA=1，在串行同步時鐘的其次個跳變沿〔上升或下降〕數據被采樣。SPI主模塊和與之通信的外設音時鐘相位和極性應當全都。SPI接口時序如圖34所示。SPIss〔cs〕、sck、sdi、sdo構成，其時序其實很簡潔，主要是在sck的把握下，兩個雙向移位存放器進展數據交換。8位存放器裝的是待發送的數據10101010，上升沿發送、下降沿接收、高位先發送。那么第一個上升沿來的時候數據將會是sdo=1；存放器=0101010x。下降沿到來的時候，sdi上的電平將所存到存放器中去，那么這時存放器=0101010,sdi，這樣在8個時鐘脈沖以后，兩個存放器的內容相互交換一次。這樣就完成里一個spi時序。例子這樣就完成了兩個存放器8這樣就完成了兩個存放器8位的交換，上面的上表示上升沿、下表示下降沿，sdi、sdo相對于主機而言的。其中ss機可以把它拉底被動選為從機，作為從機的是時候，可以作為片選腳一個完整的傳送周期是16位，即兩個字節，由于機在下一個8，主機產生時鐘SCLK，而。假設主機和從機初始化就緒：并且主機的sbuff=0xaa〔10101010〕，從機的sbuff=0x55(01010101)，下面將分步對spi的8個時鐘周期的數據狀況演示一遍:假設上升沿發送數據.脈沖sbuff(主端發sbuff(主端接sdi串行輸入到sdo串行輸出從(SCLK)送)受)主端主端01010101001010101001上0101010x1010101x011下0101010010101011012上1010100x0101011x102下1010100101010110103上0101001x1010110x013下0101001010101101014上1010010x0101101x104下1010010101011010105上0100101x1011010x015下0100101010110101016上1001010x0110101x106下1001010101101010107上0010101x1101010x017下0010101011010101018上0101010x1010101x108下010101011010101010SPI總線是Motorola公司推出的三線同步接口，同步串行3線方式進展通信:一條時鐘線SCK，一條數據輸入線MOSI，一條數據輸出線MISO;用于CPUSPI主要特點有:;;提供頻率可編程時鐘;發送完畢中斷標志;寫沖突保護;總線競爭保護等。圖3示出SPI總線工作的四種方式，其中使用的最為廣泛的是SPI0和SPI3方式(實線表示):圖2 SPI總線四種工作方式SPI模塊為了和外設進展數據交換，依據外設工作要求，其輸出串行同步時鐘極性和相位可以進展配置，時鐘極性〔CPOL〕對傳輸協議沒有重大的影響。假設CPOL=0，串行同步時鐘的空閑狀態為低電平；假設CPOL=1，串行同步時鐘的空閑狀態為高電平。時鐘相位〔CPHA〕能夠配置用于選擇兩種不同的傳輸協議之一進展數據傳