【Word版本下載可任意編輯】怎樣巧用DSP在電源設計中的應用？導讀：采用分立元件或CPLD、FPGA開展電源的信號發生和測量的設計，會增加硬件設計復雜程度，延長開發周期。為了簡化電源信號發生及測量的硬件設計，縮短開發周期，本文提出一種基于DSP的嵌入式操作平臺，采用DDS(直接數字式頻率合成器)及乘法器矢量測量技術的設計方案。該方案利用DSP的高速運算能力，通過實時計算來實現分立元件或CPLD、FPGA的硬件邏輯功能。實驗結果說明該方案切實可行。

0引言

電源的信號測控部分由DDS信號發生和信號測量組成。DDS在電源設計中的應用早已存在。在早期的DDS設計中，硬件組成由計數器、觸發器等多種多個分立邏輯元件組成;而在出現可編程邏輯器件CPLD、FPGA后，DDS的硬件構成簡化了許多。電源的信號測量，分為頻率、幅值及相位的測量。頻率的測量采用脈沖填充法;幅值測量則隨著A/D轉換器的采樣速度及處理器速度的提高，由原來的有較大延遲的真有效值轉換發展為周期實時采樣計算;相位測量則在幅值測量的根底上，由原來的間相脈沖填充法發展為乘法器矢量測量。

DSP的高速處理能力，使其可以實現DDS中的CPLD或FPGA及測量電路中的模擬數字混合乘法器的功能，從而使電源的信號發生及測量的硬件設計更簡單。

1設計方案

方案設計如圖1所示。DSP以等時間間隔快速、連續讀取擴展程序存儲器中的波形數據，送入并行高速D/A，并行高速D/A即可輸出預設信號波形。

輸出信號幅值的調整不如波形數據讀取操作那么頻繁，且對操作完成時間的長短、精度要求也不如波形數據讀取高，所以選擇串行多通道D/A。這樣既可以降低成本，又可以簡化部分硬件設計。以N個波形讀取時間間隔為計時根底，DSP通過并行高速A/D對經信號處理后的被測信號開展連續采樣，通過計算，可得出被測信號有效值及相位。

2DDS的DSP實現

2.DDS原理

DDS是利用相位累加原理直接合成所需波形的一種頻率合成技術，典型的DDS模型由W位相位累加器、移相加法器、波形存儲器ROM查找表(LUT)、D/A轉換器(DAC)以及低通濾波器(LPF)構成。其中相位累加器由W位加法器與W位累加存放器級聯構成。

DDS工作時，每來一個時鐘脈沖p，加法器將相位步進值Δθ與累加存放器輸出的累加相位數據相加，把相加后的結果送至累加存放器的數據輸入端。

累加存放器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反應到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。相位累加器輸出的數據作為查表地址，從波形存儲器(ROM)中提取對應的波形抽樣值(二進制編碼)，送入D/A轉換器C中。在相位累加器的數據輸出范圍0~2W–1，與波形存儲器中一個完整周期波形的地址，按照特定的函數關系對應起來的前提下，相位累加器的每次溢出，DDS就相應的輸出了一個周期的波形。因此，相位累加器的溢出頻率就是DDS輸出的信號頻率。由此可推導出DDS輸出的信號頻率公式：

從公式(1)可以看出，在相位累加器寬度W為定值、相位步進值Δθ為1時，可得出DDS的輸出頻率，即DDS的頻率分辨率fr。因此，只需要調整相位步進值Δθ，就可以使DDS的頻率以fr的整數倍輸出。

2.2DDS工作模式選擇

根據公式可以看出，在相位累加器寬度W為定值的前提下，DDS的輸出頻率，取決于Δθ和fclk。

Δθ取值為DDS的相位分辨率時，DDS輸出信號的每個周期由固定點數組成，此時fout與fclk成比例關系，DDS為調頻模式;fclk為定值時，DDS輸出信號在單位時間內由固定點數組成，此時fout與Δθ成比例關系，DDS為調相模式。

調頻模式，其關鍵點為采用鎖相環技術對預置輸出頻率開展倍頻。與調相模式相比，調頻模式不僅要多出鎖相環及相應倍頻邏輯電路的設計，且在開展頻率調整時，信號會有短時間的失鎖，造成輸出信號的振蕩。因此，調相模式是本設計中DDS的選擇。

2.3DSP實現DDS的優勢

無論是用分立邏輯器件還是CPLD或FPGA設計DDS，其目的都是為了將相位累加器的累加、輸出、波形數據查表等這些運算處理通過硬件電路高速實現。的區別就是應用CPLD或FPGA設計DDS，可以將諸多分立器件實現的邏輯電路，通過VHDL等編程語言編程固化在單一芯片上，從而到達簡化硬件電路設計目的。而采用DSP設計DDS，則完全可以利用其高速運算能力，通過軟件編程來完成相位累加器的累加、輸出、波形數據查表等運算。因此，相比于采用CPLD或FPGA，采用DSP設計DDS更靈活高效。

2.4基于DSP的DDS的參數設計

2.4.1標準時鐘脈沖fclk

的設計從公式(1)可以看出，在相位累加器寬度W為定值、相位步進值Δθ為1時，可得出DDS的輸出頻率，即DDS的頻率分辨率fr。因此，只需要調整相位步進值Δθ，就可以使DDS的頻率以fr的整數倍輸出。

在P足夠多且每點波形數據分辨率與P匹配的前提下，即可忽略DDS信號輸出的高頻諧波含量，從而省略硬件設計中的濾波器環節，防止了由濾波器產生的相位偏移。當P=10000時，完全可以滿足要求。如設計輸出頻率65Hz，可得fclk=0.65MHz。

fclk可利用DSP計數器的中斷產生?？紤]到DSP的工作頻率均為MHz的整數倍，所以fclk取值1MHz，更加便于中斷的準確產生。

2.4.2相位累加器寬度W的選取

P=10000時，W取值27即可滿足設計頻率調節細度≤0.01Hz的要求。但相位累加值θ在DSP中定義為4字節的操作數，W取值27時，DSP需對相位累加值開展上限判斷處理后再提取波形數據，從而產生細小的波形畸變并增加一定的運算量?？紤]到可利用操作數的自然溢出來減少DSP的判斷及運算操作，所以W取值32。

2.4.3周期波形點數P的選取

由于DSP中沒有現成的除法指令，除法是靠被除數與除數之間的移位相減來實現的，采用該函數的算法將增加DSP的運算量。因此，可以通過事先將P÷2W作為系數，減少求數組下標運算步驟。但P÷2W可能為小數，如果取整計算，將使下標出現