1.EDA技術是一門包括多學科綜合性技術，內容廣泛，本課程主要學習應用各種EDA工具進行數字系統設計方法；2.本課程學習設計方法主要是用軟件進行硬件設計與仿真，與數字電路中學習方法有本質不一樣，但為了更加好掌握VHDL設計方法，必須要熟悉和掌握數字電路各方面硬件電路知識；3.EDA主要電路描述方法是VHDL語言，它是一個并行語言，是與硬件電路緊密聯絡語言，是不一樣于傳統軟件編程語言；4.在VHDL程序設計中，除了考慮經過編程實現指定邏輯功效外，還要對這一程序可能花費硬件資源有一明確預計；5.學習過程中，要善于總結經驗，盡可能地了解軟件語句與硬件結構間聯絡，在實踐過程中，提升經過駕御軟件語句來控制硬件組成能力。課程特點EDA技術1eda章概述第1頁第一章EDA概述1.關于EDA技術2.傳統硬件設計方法3.利用VHDL語言硬件電路設計方法4.利用VHDL語言設計硬件電路優點2eda章概述第2頁1.關于EDA技術1.EDA技術含義

以大規模可編程邏輯器件為設計載體，以硬件描述語言為系統邏輯描述主要表示方式，以計算機為設計工具，在EDA軟件平臺上完成設計文件邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優化、邏輯布局布線、邏輯仿真，直至對特定目標芯片適配編譯、邏輯映射和編程下載等工作。2.EDA技術發展歷程

20世紀70年代CAD階段20世紀80年代計算機輔助工程設計CAE階段20世紀90年代電子系統設計自動化EDA階段3eda章概述第3頁EDA技術在進入二十一世紀后，得到了更大發展：電子設計結果自主知識產權仿真和設計EDA軟件不停推出電子技術全方位納入EDA領域傳統設計建模理念發生重大改變EDA使得電子領域各學科界限愈加含糊愈加互為包容更大規模FPGA和CPLD器件不停推出

EDA工具ASIC設計涵蓋大規模電子系統及復雜IP核模塊

軟硬件IP核在電子行業廣泛應用IP－IntellectualProperty

SoC高效低成本設計技術成熟

硬件描述語言出現（如SystemC）設計和驗證趨于簡單4eda章概述第4頁軟件開發工具硬件電路3.EDA技術主要內容

大規模可編程邏輯器件硬件描述語言(HDL)

1.關于EDA技術5eda章概述第5頁設計輸入子模塊設計數據庫子模塊分析驗證子模塊綜合仿真子模塊布局布線子模塊4.EDA軟件系統組成

1.關于EDA技術6eda章概述第6頁源程序編輯和編譯

原理圖輸入方式狀態圖輸入方式VHDL軟件程序文本方式

邏輯綜合和優化目標器件布線／適配目標器件編程／下載設計過程中相關仿真硬件仿真／硬件測試5.EDA設計流程

1.關于EDA技術7eda章概述第7頁EDA設計流程

1.關于EDA技術8eda章概述第8頁EDA概述1.關于EDA技術2.傳統硬件設計方法3.利用VHDL語言硬件電路設計方法4.利用VHDL語言設計硬件電路優點9eda章概述第9頁2.傳統硬件設計方法主要特征：1.采取自下自上(BottomUp)設計方法【例】：設計一個六進制計數器。解：⑴選擇邏輯器件。⑵進行電路設計。

CPQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1100000120010113011111411111051101006100000Q2n+1=Q1n→Q2選D觸發器Q1n+1=Q0n→Q1選D觸發器Q0較復雜→Q0選JK觸發器六進制計數器狀態轉移圖狀態轉移表10eda章概述第10頁驅動方程為：2.傳統硬件設計方法11eda章概述第11頁六進制約翰遜計數器電原理圖2.傳統硬件設計方法12eda章概述第12頁而假如我們采取VHDL描述輸入:CLK作為計數時鐘輸出:COUT作為輸出信號(2DOWNTO0)信號量:cn(2DOWNTO0)IF(CLK’EVENTANDCLK=‘1’)THENIF(cn=5)THENcn<=“000”;ELSEcn<=cn+1;ENDIF;ENDIF;COUT<=cn;13eda章概述第13頁主要特征：1.采取自下自上(BottomUp)設計方法2.采取通用數字邏輯器件3.在系統硬件設計后期進行仿真和調試4.主要設計文件是電原理圖2.傳統硬件設計方法14eda章概述第14頁EDA概述1.關于EDA技術2.傳統硬件設計方法3.利用VHDL語言硬件電路設計方法4.利用VHDL語言設計硬件電路優點15eda章概述第15頁3.利用VHDL語言硬件電路設計方法?什么是硬件描述語言？就是能夠描述硬件電路功效、信號連接關系以及定時關系語言。它能比電原理圖更有效地表示硬件電路特征。二選一數據選擇器(a)電原理圖表示(b)VHDL語言描述16eda章概述第16頁?VHDL語言只是硬件描述語言家族中一員硬件描述語言有數十種之多，慣用有VHDL、VerilogHDL、ABEL_HDL。?三種語言對比：邏輯描述層次（分三個層次，即行為級、RTL級、門級描述）VHDL語言是一個高級描述語言，適合用于行為級和RTL級描述；Verilog語言和ABEL語言是一個較低級描述語言，適合用于RTL級和門電路級描述；設計要求VHDL進行電子系統設計時能夠不了解電路結構細節，設計者所做工作較少；Verilog和ABEL語言進行電子系統設計時必須了解電路結構細節，設計者所做工作較多；綜合過程VHDL語言源程序綜合過程較復雜，幾乎不能直接控制門電路生成；而Verilog和ABEL語言源程序綜合過程較簡單，易于控制電路資源；3.利用VHDL語言硬件電路設計方法17eda章概述第17頁對綜合器要求VHDL描述語言層次較高，不易控制底層電路，因而對綜合器性能要求較高，Verilog和ABEL語言對綜合器性能要求較低。支持EDA工具支持VHDL和VerilogEDA工具較多，但支持ABEL綜合器僅DATAIO一家。國際化程度VHDL和Verilog已成為IEEE標準，而ABEL正朝國際化標準努力。3.利用VHDL語言硬件電路設計方法18eda章概述第18頁VHDL綜合

把抽象實體結合成單個或統一實體。

圖1-2編譯器和綜合功效比較

19eda章概述第19頁VHDL綜合

圖1-3VHDL綜合器運行流程

面積和速度20eda章概述第20頁硬件描述語言設計特點：1.采取自上至下設計方法“自頂向下”與“自底向上”設計方法步驟3.利用VHDL語言硬件電路設計方法21eda章概述第21頁2.采取系統早期仿真3.降低了硬件電路設計難度4.主要設計文件是HDL源程序3.利用VHDL語言硬件電路設計方法22eda章概述第22頁EDA概述1.關于EDA技術2.傳統硬件設計方法3.利用VHDL語言硬件電路設計方法4.利用VHDL語言設計硬件電路優點23eda章概述第23頁4.利用VHDL言設計硬件電路優點能夠在電子設計各個階段、各個層次進行計算機模擬驗證

有各類庫支持一些HDL語言也是文檔型語言(如VHDL)日益強大邏輯設計仿真測試技術設計者擁有完全自主權，再無受制于人之虞良好可移植與可測試性，為系統開發提供了可靠確保能將全部設計步驟納入統一自頂向下設計方案中自動設計能力、不一樣內容仿真模擬、完整測試24eda章概述第24頁EDA發展趨勢

在一個芯片上完成系統級集成已成為可能

可編程邏輯器件開始進入傳統ASIC市場

EDA工具和IP核應用更為廣泛

高性能EDA工具得到長足發展

計算機硬件平臺性能大幅度提升，為復雜SoC設計提供了物理基礎。

25eda章概述第25頁第2章EDA設計流程及其工具26eda章概述第26頁2.1設計流程

圖2-1應用于FPGA/CPLDEDA開發流程

27eda章概述第27頁2.1設計流程

2.1.1設計輸入(原理圖／HDL文本編輯)1.圖形輸入

狀態圖輸入波形圖輸入原理圖輸入在EDA軟件圖形編輯界面上繪制能完成特定功效電路原理圖

2.

HDL文本輸入

將使用了某種硬件描述語言(HDL)電路設計文本，如VHDL或Verilog源程序，進行編輯輸入。

28eda章概述第28頁2.1設計流程

2.1.2綜合

整個綜合過程就是將設計者在EDA平臺上編輯輸入HDL文本、原理圖或狀態圖形描述，依據給定硬件結構組件和約束控制條件進行編譯、優化、轉換和綜合，最終取得門級電路甚至更底層電路描述網表文件。2.1.3適配

將由綜合器產生網表文件配置于指定目標器件中，使之產生最終下載文件，如JEDEC、Jam格式文件。29eda章概述第29頁2.1設計流程

2.1.4時序仿真與功效仿真

時序仿真靠近真實器件運行特征仿真

功效仿真直接對VHDL、原理圖描述或其它描述形式邏輯功效進行測試模擬2.1.5編程下載

2.1.6硬件測試

30eda章概述第30頁2.2ASIC及其設計流程

ASIC(ApplicationSpecificIntegratedCircuits，專用集成電路)

圖2-2ASIC分類

31eda章概述第31頁2.2ASIC及其設計流程

2.2.1ASIC設計方法

圖2-3ASIC實現方法

32eda章概述第32頁2.2.2普通ASIC設計流程

圖2-4ASIC設計流程

33eda章概述第33頁2.3慣用EDA工具

2.3.1設計輸入編輯器

2.3.2HDL綜合器

FPGACompilerII、DC-FPGA綜合器、SynplifyPro綜合器、LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器

2.3.4適配器

2.3.5下載器2.3.3仿真器

VHDL仿真器

Verilog仿真器

MixedHDL仿真器

其它HDL仿真器

Modelsim34eda章概述第34頁2.4QuartusII介紹

圖1-9QuartusII設計流程

35eda章概述第35頁2.5IP核介紹

IP(IntellectualProperty)軟IP固IP硬IP36eda章概述第36頁第三章可編程邏輯器件原理1.概述2.可編程陣列邏輯(PAL)器件3.通用邏輯陣列(GAL)器件4.復雜可編程邏輯器件(CPLD)5.現場可編程門列陣(FPGA)6.可編程邏輯器件開發37eda章概述第37頁1.概述1）數字邏輯器件

矛盾PLD通用型專用型處理方法

通用型(通常是SSI、MSI以及MPU)

優點：適應性強（理論上可實現復雜數字系統）、設計周期短、成本低缺點：功耗大、體積大、可靠性差、設計較被動。

專用型(通常是LSI、VLSI)

優點：功耗小、體積小、可靠性高

缺點：適應性差（只適用專用數字系統）、設計周期長、成本高。38eda章概述第38頁可編程邏輯器件(PLD)是用來實現定制邏輯功效、用戶可自由配置數字集成電路(ICs)。可編程邏輯器件能夠利用其內部邏輯結構實現任何布爾表示式或者存放器功效。相反，象TTL器件等現有邏輯集成電路（Ics）只能提供特定邏輯功效，不能經過修改來滿足詳細電路設計要求。現在，PLD制造商已經能夠供給集成度和性能比分離元件高，而單位功效成本低于分離元件可編程器件。

可編程邏輯器件已經成為比分離元件以及類似專用集成電路（ASICs）全定制或者半定制器件更受歡迎產品。關于PLD：1.概述39eda章概述第39頁是作為通用型器件產生，其邏輯功效又是由用戶自定義專用器件；

是介于通用型和專用型之間邏輯器件，即，既含有通用型優點，又含有專用型優點，同時還含有設計主動性和保密性優點；邏輯功效編程含有可重復性。

PLD在80年代發展非常快，主要產品有：PAL——可編程陣列邏輯；GAL——通用陣列邏輯；CPLD——復雜可編程邏輯器件；FPGA——現場可編程門陣列

集成度非常高，也叫高密度可編程邏輯器件HDPLD2）PLD特點1.概述40eda章概述第40頁3）幾個概念微米工藝 ——特征尺寸>1μm工藝亞微米工藝 ——特征尺寸=1~0.6μm工藝

深亞微米工藝——特征尺寸=0.6~0.1μm

納米工藝 ——特征尺寸<0.1μm當前主流工藝是0.35μm和0.25μm，最高可達0.18μm，集成度可達百萬門，比如XILINX企業FPGAXC40250為250萬等校門，IO數大448腳。PLD改變了傳統數字系統設計方法，極大減輕了電路設計和PCD設計工作量和難度，增強了設計靈活性和可修改性，提升了工作效率。結論：PLD是設計和實現數字系統理想器件。1.概述41eda章概述第41頁4）PLD設計過程熔絲型反熔絲型紫外光擦除EPROM電擦除EPROM，即EEPROM在系統編程(ISP—InSystemProgrammable)，E2PROM或FLASH在線可重配置(ICR—InCircuitReconfigurability),SRAM和外部EPROM用EDA軟件進行輸入、編譯、邏輯劃分、優化、模擬（功效模擬、時序模擬）；

用編程器對PLD編程或經過電纜進行在系統編程、在線配置。注意：PROM實際上也是一個PLD，只是絕大多數情況是作存放器使用。5）可編程技術分類

按集成度來分簡單PLD，即SPLD，如：早期PROM、PLA、PAL、GAL等；復雜PLD，即CPLD或FPGA；按編程工藝來分一次性編程可重復編程1.概述42eda章概述第42頁按結構來分乘積項結構器件查找表結構器件1.概述43eda章概述第43頁基本門

組合電路

時序電路

圖3-1基本PLD器件原理結構圖

44eda章概述第44頁3.1.1可編程邏輯器件發展歷程

PROM(ProgrammableReadOnlyMemory)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLDCPLDFPGA45eda章概述第45頁3.1.2可編程邏輯器件分類

圖3-2PLD按集成度分類

46eda章概述第46頁3.2簡單可編程邏輯器件原理

3.2.1電路符號表示

圖3-3慣用邏輯門符號與現有國家標準符號對照

47eda章概述第47頁3.2簡單可編程邏輯器件原理

3.2.1電路符號表示

圖3-4PLD互補緩沖器

圖3-5PLD互補輸入

圖3-6PLD中與陣列表示

48eda章概述第48頁3.2簡單可編程邏輯器件原理

3.2.1電路符號表示

圖3-7PLD中或陣列表示

圖3-8陣列線連接表示

49eda章概述第49頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-9PROM基本結構

50eda章概述第50頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-10PROM邏輯陣列結構

51eda章概述第51頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-11PROM表示PLD陣列圖

52eda章概述第52頁3.2簡單可編程邏輯器件原理

3.2.2PROM圖3-12用PROM完成半加器邏輯陣列

53eda章概述第53頁3.2簡單可編程邏輯器件原理

3.2.3PLA(PROM利用率不高)圖3-13PLA邏輯陣列示意圖

54eda章概述第54頁3.2簡單可編程邏輯器件原理

3.2.3PLA圖3-14PLA與PROM比較

55eda章概述第55頁PLA與PROM區分：①PROM邏輯陣列(即地址譯碼器)是固定，而PLA邏輯陣列是可編程；結論:用PROM實現邏輯函數mi利用率不高，而PLA可經過編程產生所需要mi，所以用PLA比用PROM更合理。注意:假如在輸出端增加FF，將得到時序邏輯型PLA！②PROM與陣列將輸入變量全部最小項全部譯出了，FPLA與陣列能產生乘積項比ROM少得多。56eda章概述第56頁組成特點：由可編程與陣列、固定或陣列組成。可編程陣列邏輯(PAL)器件3.2.4PAL(PLA算法復雜)圖3-16PAL慣用表示

圖3-15PAL結構57eda章概述第57頁⑴基本與-或陣列結構特點：①只有可編程與陣列和固定或陣列，無輸出控制和反饋；②輸入端和輸出端固定，不可自定義，使用缺乏靈活性。用途：只適合用于簡單組合邏輯電路設計。可編程陣列邏輯(PAL)器件58eda章概述第58頁

⑵可編程輸入/輸出型結構

特點：

①含有三態輸出緩沖器和反饋緩沖器(可組成簡單觸發器)；②功效配置靈活（既可輸入、也可輸出）。用途：

可方便地設計編碼器、譯碼器、數據選擇器等組合電路，也可完成串行數據移位和循環等操作。可編程陣列邏輯(PAL)器件59eda章概述第59頁

⑶帶反饋存放器型結構特點：

①在輸出端增加了D觸發器，器件含有記憶功效②DCP和三態門OE均共用用途：設計同時計數器、移位存放器等同時時序邏輯電路(只能設計時序電路，因為D_FF不能被旁路)。可編程陣列邏輯(PAL)器件60eda章概述第60頁

⑷帶異或存放器型結構特點：與第三種相比僅僅將與項分為兩組再經過一異或門輸出至D-FF。用途：便于對與一或邏輯陣列輸出函數求反和保持，可簡化計數器和時序邏輯電路設計。可編程陣列邏輯(PAL)器件61eda章概述第61頁

⑸算術選通反饋型結構特點：在第四種基礎上增加算術選取電路作反饋，可得到16種邏輯組合輸出。用途：主要用于實現快速加、減、大于、小于等算術邏輯操作。可編程陣列邏輯(PAL)器件62eda章概述第62頁

⑹異步可編程存放器輸出型結構特點：①增加一個異或門以控制輸出極性；②D-FF時鐘、置位和復位均可由3個專用乘積項編程控制，可實現異步控制；③三態輸出使能端也由專用乘積項控制。用途：尤其適合設計復雜異步時序邏輯電路。可編程陣列邏輯(PAL)器件63eda章概述第63頁⑺乘積項公用輸出結構特點：

輸出和反饋每兩路一組，組內乘積項是公用，時鐘和輸出使能是全局共用。用途：

適合用于設計多輸入同時時序邏輯電路。可編程陣列邏輯(PAL)器件64eda章概述第64頁⑻宏單元輸出結構特點：經過對宏單元編程，可確定各單元輸出和反饋結構，靈活性強。用途：可設計各種數字邏輯電路。可編程陣列邏輯(PAL)器件65eda章概述第65頁【例】：用PAL器件實現一個帶使能輸出2—4譯碼器注意：每個或門有很多不用與項，這些與項是全部編程連接，所以這些與項乘積必定是“0”，因為：2.可編程陣列邏輯(PAL)器件66eda章概述第66頁【例】：用PAL器件設計一個十進制異步計數器CPQ3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+10000000011000100102001000113001101004010001015010101106011001117011110008100010019100100002.可編程陣列邏輯(PAL)器件不要67eda章概述第67頁PAL器件：3.通用邏輯陣列(GAL)器件優點：①使用方便、設計靈活、降低了硬件規模，提升了可靠性；②為研制工作和小批量產品提供了方便。缺點：①采取熔絲工藝，編程可不可修改，研制工作中造成較大浪費；②種類繁多，結設計和使用帶來不便。采取電擦除方式，可重復編程；

采取宏單元，增加了器件通用性。為克服PAL缺點推出GAL器件，其特點為：68eda章概述第68頁圖3-15PAL結構3.2.5GAL69eda章概述第69頁1）GAL16V8總體結構(如圖)8個輸入緩沖器(固定輸入)；8個三態輸出緩沖器(可編程為輸入/輸出)；1個CP輸入緩沖器；1個三態輸出使能OE輸入緩沖器；與陣列為8×8個與門,共64個乘積項,每個項有32個輸入（16個變量）,其中8個變量為外部輸入,8個是內部反饋；8個輸出邏輯宏單元OLMC(包含固定或陣列)，其中6個都有反饋線接到鄰近單元。70eda章概述第70頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-15PAL結構71eda章概述第71頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-20存放器模式組合雙向輸出結構

72eda章概述第72頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-21組合輸出雙向結構

73eda章概述第73頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-22復合型組合輸出結構

74eda章概述第74頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-23反饋輸入結構

75eda章概述第75頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-24輸出反饋結構

76eda章概述第76頁3.2簡單可編程邏輯器件原理

3.2.5GAL圖3-25簡單模式輸出結構

77eda章概述第77頁GAL器件性能特點：

通用邏輯陣列(GAL)器件采取電擦除工藝，可重復編程，可編程100次以上；采取先進EECMOS工藝，即有雙極性器件高速性能，又有CMOS器件低功耗優點；擦除與改寫塊；采取宏單元結構，靈活、通用性強、可配置為各種工作模式；含有加密功效，可預防電路非法剽竊；含有電子標簽，便于文檔管理，提升了生產效率；含有存放器預置和加電復位功效，器件功效可測試性達100%；編程數據可保留以上；缺點：陣列規模小，不適合復雜邏輯電路設計；不能完全杜絕編程數據非法剽竊；78eda章概述第78頁簡單PLD器件被取代原因：(1)陣列規模較小，資源不夠用于設計數字系統。當設計較大數字邏輯時，需要多片器件，性能、成本及設計周期都受影響。(2)片內存放器資源不足，且存放器結構限制較多(如，有器件要求時鐘共用)，難以組成豐富時序電路。(3)I／O不夠靈活，限制了片內資源利用率。(4)編程不便，需用專用編程工具，對于使用熔絲型簡單PLD更是不便。(5)不能完全杜絕編程數據非法剽竊復雜可編程邏輯器件(CPLD)79eda章概述第79頁KX康芯科技3.3CPLD結構與工作原理

圖3-25簡單模式輸出結構

80eda章概述第80頁3.3CPLD結構與工作原理

圖3-27MAX7128S結構

1．邏輯陣列塊(LAB)邏輯陣列塊是器件關鍵，每個LAB與各自對應I/O控制相連，且每個LAB經過可編程連線陣列PIA與全局總線連在一起。（包含16個宏單元）81eda章概述第81頁3.3CPLD結構與工作原理

2．宏單元:由可編程與陣列（36個輸入）和固定或陣列（5個乘積項）、一個含有獨立可編程觸發器（時鐘、時鐘使能、去除和置位均可編程）。

MAX7000系列中宏單元

邏輯陣列

乘積項選擇矩陣

可編程存放器

三種時鐘輸入模式

全局時鐘信號

全局時鐘信號由高電平有效時鐘信號使能用乘積項實現一個陣列時鐘82eda章概述第82頁3.3CPLD結構與工作原理

圖3-28共享擴展乘積項結構

3．擴展乘積項

83eda章概述第83頁3.3CPLD結構與工作原理

3．擴展乘積項

圖3-29并聯擴展項饋送方式

84eda章概述第84頁3.3CPLD結構與工作原理

4．可編程連線陣列(PIA)可編程連線陣列，經過PIA把各LAB相互連接，組成用戶所需要邏輯功效。幾乎全部信號都可經過PIA連接到器件任何地方。PIA有固定延時，使得器件延時性能能夠預測。圖3-30PIA信號布線到LAB方式

85eda章概述第85頁3.3CPLD結構與工作原理

5．I/O控制塊允許每個I/O引腳被配置為輸入、輸出和雙向方式，提供減緩輸出緩沖器電壓擺率選擇項，以降低工作速度要求不高信號在開關瞬間產生噪聲。

圖3-31EPM7128S器件I/O控制塊

86eda章概述第86頁CPLD共享相鄰乘積項和結構優點：提升了各單元或門使用效率，可實現較復雜邏輯功效。87eda章概述第87頁3.4FPGA結構與工作原理

3.4.1查找表邏輯結構

圖3-32FPGA查找表單元

圖3-33FPGA查找表單元內部結構

88eda章概述第88頁【例8-5】用查找表LUT結構實現一個五進制計數器CPQ3nQ2nQ1nQ3n+1Q2n+1Q1n+1OO000011O010102O100113O1110041000004.復雜可編程邏輯器件(CPLD)89eda章概述第89頁KX康芯科技3.4.2Cyclone/CycloneII系列器件結構與原理

圖3-34CycloneLE結構圖

90eda章概述第90頁3.4FPGA結構與工作原理

3.4.2Cyclone/CycloneII系列器件結構與原理圖3-35CycloneLE普通模式

91eda章概述第91頁3.4.2Cyclone/CycloneII系列器件結構與原理圖3-36CycloneLE動態算術模式

92eda章概述第92頁3.4.2Cyclone/CycloneII系列器件結構與原理圖3-37CycloneLAB結構

93eda章概述第93頁3.4.2Cyclone/CycloneII系列器件結構與原理圖3-38LAB陣列

94eda章概述第94頁3.4.2Cyclone/CycloneII系列器件結構與原理圖3-39LAB控制信號生成

95eda章概述第95頁3.4.2Cyclone/CycloneII系列器件結構與原理圖2-40快速進位選擇鏈

96eda章概述第96頁3.4FPGA結構與工作原理

3.4.2Cyclone/CycloneII系列器件結構與原理圖3-41LUT鏈和存放器鏈使用

97eda章概述第97頁3.4FPGA結構與工作原理

3.4.2Cyclone/CycloneII系列器件結構與原理圖3-42LVDS連接

98eda章概述第98頁3.5硬件測試技術

3.5.1

內部邏輯測試圖3-43邊界掃描電路結構

3.5.2JTAG邊界掃描測試

99eda章概述第99頁3.5硬件測試技術

表3-1邊界掃描IO引腳功效

3.5.2JTAG邊界掃描測試

引

腳描

述功

能TDI測試數據輸入(TestDataInput)測試指令和編程數據串行輸入引腳。數據在TCK上升沿移入。TDO測試數據輸出(TestDataOutput)測試指令和編程數據串行輸出引腳，數據在TCK下降沿移出。假如數據沒有被移出時，該引腳處于高阻態。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負責TAP控制器轉換。TMS必須在TCK上升沿到來之前穩定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發生在上升沿，而另一些發生在下降沿。TRST測試復位輸入(TestResetInput)低電平有效，異步復位邊界掃描電路(在IEEE規范中，該引腳可選)。100eda章概述第100頁3.5硬件測試技術

圖3-44邊界掃描數據移位方式

3.5.2JTAG邊界掃描測試

101eda章概述第101頁3.5.2JTAG邊界掃描測試

圖3-45JTAGBST系統內部結構

102eda章概述第102頁KX康芯科技3.5.2JTAG邊界掃描測試

圖3-46JTAGBST系統與與FPGA器件關聯結構圖

103eda章概述第103頁3.5硬件測試技術

圖3-47JTAGBST選擇命令模式時序

3.5.2JTAG邊界掃描測試

3.5.3嵌入式邏輯分析儀

104eda章概述第104頁3.6FPGA/CPLD產品概述

3.6.1Lattice企業CPLD器件系列

1.ispLSI器件系列

ispLSI1000E系列

ispLSIE/VL/200VE系列

ispLSI8000/8000V系列

ispLSI5000V系列

2.ispMACH4000系列

3.LatticeEC&ECP系列

IspMACH4000Z、ispMACH4000V、ispMACH4000Z105eda章概述第105頁3.6FPGA/CPLD產品概述

3.6.2Xilinx企業FPGA和CPLD器件系列

2.SpartanⅡ&Spartan-3&Spartan3E器件系列

5.XilinxIP核

1.Virtex-4系列FPGAVirtex-4LXVirtex-4SXVirtex-4FX3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM106eda章概述第106頁3.6FPGA/CPLD產品概述

3.6.3Altera企業FPGA和CPLD器件系列

1.StratixII系列FPGA