1、Cache模塊接口設(shè)計(jì)擬制 MIPS項(xiàng)目組 審核 版本 V 1.0 日期 2008.1.2 MIPS項(xiàng)目組Cache模塊接口設(shè)計(jì)1 概述11 文檔說(shuō)明本文檔針對(duì)Cache的總體RTL設(shè)計(jì)，作為以后各個(gè)模塊RTL集成的依據(jù)12 縮寫(xiě)語(yǔ)：MCore完整的MIPS32處理器，包括執(zhí)行內(nèi)核（Execution Core），協(xié)處理器0（CP0），存儲(chǔ)器管理（MMU）和總線接口（BIU）system除MCore以外的片上系統(tǒng)core即MCoreExecution Core執(zhí)行內(nèi)核，MCore的主要子系統(tǒng)之一MDUMultiply Divide Unit。乘除單元，MCore的主要子系統(tǒng)之一 CP0Copr

2、ocessor 0。系統(tǒng)協(xié)處理器0，MCore的主要子系統(tǒng)之一MMUMemory Management Unit。存儲(chǔ)器管理單元，MCore的主要子系統(tǒng)之一 BIUBus Interface Unit。總線接口單元，MCore與System的接口IBIUInstruction Bus Interface Unit。指令總線接口單元，MCore與System的指令接口DBIUData Bus Interface Unit。數(shù)據(jù)總線接口單元，MCore與System的數(shù)據(jù)接口TLBTransfer Look-aside Buffer。地址映射頁(yè)表，處于MMU中 ITLBInstruction TL

3、B，指令總線TLBDTLBData TLB，數(shù)據(jù)總線TLBJTLBJoin TLB，指令數(shù)據(jù)聯(lián)合TLB13 輸入文檔14 版本修改原因DateRev.AuthorContent of revisionApproval2008-1-50.0林川cache 初步設(shè)計(jì)Cache模塊描述2.1 Cache與系統(tǒng)的框圖Cache組織結(jié)構(gòu)ICACHE為8KB，4路組相連，面向指令總線。DCACHE為4KB，2路組相連，面向數(shù)據(jù)總線。對(duì)于ICACHE，對(duì)Cache memory每次操作的單位固定為32bit對(duì)于DCACHE，對(duì)Cache memory每次操作的最小單位為8bit，最大單元為32bit每路Ca

4、che為2KB，分為128行，每行對(duì)應(yīng)4個(gè)32bit的內(nèi)存連續(xù)數(shù)據(jù)，即16Byte每行的4個(gè)WORD對(duì)應(yīng)于總線的最低位地址：0 x0，0 x 4，0 x 8，0 x C每行的共用一個(gè)高位地址和LOCK位，每個(gè)WORD有對(duì)應(yīng)的有效位，其結(jié)構(gòu)如下每組都有一個(gè)TAG靜態(tài)存儲(chǔ)器和4個(gè)DATA靜態(tài)存儲(chǔ)器，每個(gè)存儲(chǔ)器都是128個(gè)單元。TAG的每個(gè)單元為25位，如下：Tag內(nèi)保留的20位是物理地址PA31:12，所以必須和TLB轉(zhuǎn)換后的物理地址Paddr31:12進(jìn)行比較，Valid表示相應(yīng)的DATA是否有效，4位LOCK表示該行不能被替換，1位每個(gè)DATA保存了32位外部存儲(chǔ)器對(duì)應(yīng)的數(shù)據(jù)可見(jiàn)，對(duì)于BUS上

5、的地址，其31：12用以作為高位地址比較，其11：4用以檢索Cache Memory的行號(hào)，其3：2用以選擇行內(nèi)的WORD，其1：0用以選擇每個(gè)WORD內(nèi)的Byte。所以，每路的Cache Memory是( 20 + 4 + 1 + 128 ) bit X 128line的大小。Cache的各路也稱為關(guān)聯(lián)組（association set），其結(jié)構(gòu)都是完全一致的，且共用一個(gè)行號(hào)作為訪問(wèn)地址，從邏輯功能上，要求同一行關(guān)聯(lián)組的各路的Tag都不相同。每行還有一個(gè)LRU標(biāo)志該行最早被替換進(jìn)CACHE的組。LRU是一個(gè)1bit X 128line的靜態(tài)存儲(chǔ)器。以二路組相連為例，其結(jié)構(gòu)如下每組內(nèi)部的結(jié)構(gòu)如

6、上圖，同一個(gè)地址，hit0和hit1不會(huì)同時(shí)有效。當(dāng)CACHE HIT時(shí)，由Hit0和Hit1來(lái)選擇從相應(yīng)組中讀出的數(shù)據(jù)。當(dāng)CACHE miss時(shí)，由LRU和相應(yīng)的LOCK來(lái)決定需要替換的組。Cache讀命中操作Vaddr31：0和讀訪問(wèn)請(qǐng)求，在T0 cycle從MCore內(nèi)核發(fā)出后，在當(dāng)前周期同時(shí)發(fā)送給CACHE和TLB。對(duì)于CACHE，將Vaddr11:4作為Cache Memory的讀地址。在下一周期（T1 cycle），對(duì)應(yīng)行的Tag和4個(gè)WORD的數(shù)據(jù)從Cache Memory讀出，其中Tag中PA31：12將和TLB轉(zhuǎn)換后的物理地址PA31：12比較，如果一致且，對(duì)應(yīng)的WORD有效

7、位也為高，那么當(dāng)前CACHE命中（hit）。由Vaddr3：2選擇相應(yīng)的WORD返回給內(nèi)核，并將數(shù)據(jù)握手信號(hào)dready有效。由于同一行的各路Tag都不相同，所以只可能有其中一路命中。當(dāng)CACHE命中后，TLB將不會(huì)向MCore外部請(qǐng)求讀訪問(wèn)。Cache讀缺失操作Cache miss時(shí)，將一次性替換對(duì)應(yīng)路的整一行，采用請(qǐng)求字優(yōu)先，數(shù)據(jù)一旦寫(xiě)回cache，就可以返回內(nèi)核，減少內(nèi)核的等待損失。具體如下：Vaddr31：0和讀訪問(wèn)請(qǐng)求，在T0 cycle從MCore內(nèi)核發(fā)出后，在當(dāng)前周期同時(shí)發(fā)送給CACHE和TLB。對(duì)于CACHE，將Vaddr11:4作為Cache Memory的讀地址。在下一周期

8、（T1 cycle），對(duì)應(yīng)行的Tag和4個(gè)WORD的數(shù)據(jù)從Cache Memory讀出，其中Tag中PA31：12將和TLB轉(zhuǎn)換后的物理地址PA31：12比較，如果所有各路的tag都不匹配或相應(yīng)WORD無(wú)效，那么成為發(fā)生CACHE缺失（miss）。此時(shí)，Cache向mmu_ctrl發(fā)出cache miss信號(hào)，由mmu_ctrl在T1時(shí)刻 向MCore外部請(qǐng)求4WORD的讀取訪問(wèn)。讀取地址是內(nèi)核需要訪問(wèn)的當(dāng)前地址，采用的burst類型是WRAP4，即地址以4為模進(jìn)行訪問(wèn)。同時(shí)，在T1時(shí)刻，CACHE將選擇一路，向當(dāng)前行寫(xiě)入內(nèi)核訪問(wèn)的物理地址作為更新的tag，但需要將所有WORD的VALID位寫(xiě)

9、0。外部存儲(chǔ)器經(jīng)過(guò)不定延時(shí)，在Tn從外部返回的第一個(gè)WORD將寫(xiě)入CACHE對(duì)應(yīng)行對(duì)應(yīng)WORD，且將該WORD的VALID位寫(xiě)1，在Tn+1時(shí)刻，從CACHE中讀出的tag將與TLB的結(jié)果比較成功，產(chǎn)生對(duì)于地址的cache hit，并返回給內(nèi)核數(shù)據(jù)和ready。CACHE從外部存儲(chǔ)器取回第一個(gè)WORD數(shù)據(jù)后，還需要等待其他3個(gè)WORD，這個(gè)過(guò)程稱為預(yù)取（prefetch）。這是因?yàn)楦鶕?jù)指令和數(shù)據(jù)空間一致性，相鄰的地址在未來(lái)很有可能還會(huì)被訪問(wèn)到。在作prefetch的過(guò)程中，內(nèi)核如果沒(méi)有訪問(wèn)存儲(chǔ)器的操作，則可以并行地和cache運(yùn)行。如果內(nèi)核在這期間又發(fā)出了新請(qǐng)求，需要根據(jù)該地址是否在CACHE

10、區(qū)間來(lái)判斷。如果不在CACHE區(qū)間，那么該請(qǐng)求將直接經(jīng)過(guò)TLB，等待外部存儲(chǔ)器做完當(dāng)前WRAP4的訪問(wèn)，再訪問(wèn)外部存儲(chǔ)器。如果在CACHE區(qū)間，CACHE需要優(yōu)先將prefetch做完，所以當(dāng)前Cache Memory的地址仍將是上一次Cache miss所指向的行號(hào)。如果當(dāng)前的新請(qǐng)求不在當(dāng)前prefetch的地址內(nèi)，那么需要等待所有WRAP4做完，否則，只要prefetch對(duì)應(yīng)的WORD一取回來(lái)，就可以判斷出一次cache hit，并返回給內(nèi)核數(shù)據(jù)和ready。當(dāng)在prefetch中，新請(qǐng)求是寫(xiě)操作且cache hit時(shí)，CACHE需要將寫(xiě)入WORD的對(duì)應(yīng)byte替換為內(nèi)核向外部存儲(chǔ)器寫(xiě)入的

11、數(shù)據(jù)。（我覺(jué)得如果過(guò)于復(fù)雜可以在prefetch期間可將write全hold住，等待prefetch結(jié)束后再作判斷）Cache寫(xiě)操作CACHE將采用write through模式，即如果寫(xiě)操作cache hit，那么將數(shù)據(jù)同時(shí)寫(xiě)入Cache和外部存儲(chǔ)器。如果寫(xiě)操作cache miss，那么只將數(shù)據(jù)寫(xiě)入外部存儲(chǔ)器。Vaddr31：0，寫(xiě)訪問(wèn)請(qǐng)求和寫(xiě)數(shù)據(jù)，在T0 cycle從MCore內(nèi)核發(fā)出后，在當(dāng)前周期同時(shí)發(fā)送給CACHE和TLB。對(duì)于CACHE，將Vaddr11:4作為Cache Memory的讀地址。在下一周期（T1 cycle），對(duì)應(yīng)行的Tag讀出，其中Tag中PA31：12將和TLB轉(zhuǎn)

12、換后的物理地址PA31：12比較，如果一致且，對(duì)應(yīng)的WORD有效位也為高，那么當(dāng)前CACHE命中（hit）。此時(shí)CACHE將對(duì)相應(yīng)的WORD進(jìn)行寫(xiě)操作，其數(shù)據(jù)是內(nèi)核對(duì)外部存儲(chǔ)器的寫(xiě)數(shù)據(jù)。在下一周期（T2 cycle）， CACHE將數(shù)據(jù)握手信號(hào)dready有效。內(nèi)核的寫(xiě)請(qǐng)求和寫(xiě)數(shù)據(jù)，將在T1時(shí)刻，就寫(xiě)入與外部存儲(chǔ)器交互的Write FIFO。當(dāng)Write FIFO有空余空間時(shí)，在下一周期（T1 cycle），mmu_ctrl就可以返回ready給內(nèi)核，如果Write FIFO滿，那么需要等待Write FIFO有空余空間時(shí)，才可以返回ready給內(nèi)核。當(dāng)Write FIFO非空時(shí)，所有的pre

13、fetch需要等待Write FIFO為空，才可以向外部存儲(chǔ)器發(fā)出訪問(wèn)請(qǐng)求。ICache接口描述ICache與系統(tǒng)接口 Pin NameSourceBus widthDescriptionClock signals:clksystem1Clock Input. All interface inputs and outputs are relative to the rising edge of this signalReset Signalsrst_nsystem1Hard/Cold Reset Signal. Causes main state of core to default valu

14、e, and a Reset Exception in the core. Falling edge valid.Cache內(nèi)部邏輯采用外部輸入時(shí)鐘作為同步時(shí)鐘，所有的寄存器都在工作此時(shí)鐘域下，并在時(shí)鐘的上升延采樣輸入數(shù)據(jù)。當(dāng)外部電源穩(wěn)定并觸發(fā)一個(gè)冷復(fù)位信號(hào)下降沿信號(hào)時(shí)，F(xiàn)PU中的關(guān)鍵狀態(tài)寄存器會(huì)立即被復(fù)位到默認(rèn)值。該復(fù)位相對(duì)于同時(shí)時(shí)鐘是異步復(fù)位。ICache與MMU接口Pin NameSourceBus widthTypeDescriptioncore_mmu_reqcore1regthe core fetch instruction enablecore_mmu_vaddrcore32re

15、gthe fetch PC of instructionmmu_icache_paddrmmu32regthe physical address31:12 from TLBmmu_icache_cachenammu1regthe virtual is cache enablemmu_icache_preadymmu1regthe TLB translation is ready and the Paddr is validmmu_icache_excepmmu1regthe TLB refill exception happenedicache_mmu_readyicache1Combthe

16、icahce hit/miss is validicache_mmu_hiticache1Combthe icahce is: 1: hit; 0: missicache_mmu_rdataicache32Combthe fetch Instructionicache_mmu_stateicache4regthe current state for icache state, for debugicache_mmu_reqicache1regthe icache require to access memory off core by wrap4mmu_icache_hrdatammu32co

17、mbthe read data from off core memorymmu_icache_hreadymmu1combthe read ready from off core memorymmu_icache_herrormmu1combhe read error from off core memory其中，當(dāng)hit時(shí)的時(shí)序如上圖，mmu_icache_paddr由TLB發(fā)出，最快有效于下一個(gè)周期，但也可能需要多個(gè)周期（ITLB miss，JTLB hit），所以由 mmu_icache_pready來(lái)指示其TLB轉(zhuǎn)換結(jié)束，mmu_icache_paddr有效，mmu_icache_pa

18、ddr當(dāng)且僅當(dāng)采樣到內(nèi)核新請(qǐng)求時(shí)，才更新。mmu_icache_pready當(dāng)且僅當(dāng)采樣到內(nèi)核新請(qǐng)求時(shí)，才激活內(nèi)部狀態(tài)，當(dāng)TLB翻譯結(jié)束，發(fā)出一個(gè)周期的脈沖。在內(nèi)核發(fā)出請(qǐng)求的下一周期，PA0有效，且CACHE命中，MMU在該周期返回內(nèi)核aready和dready同時(shí)為高，并采樣下一個(gè)地址。Miss的時(shí)序如上圖。當(dāng)Cache miss時(shí)，MMU在返回內(nèi)核aready和dready同時(shí)為低，同時(shí)Cache在當(dāng)前周期更新TAG存儲(chǔ)器的PA和使所有Valid無(wú)效。Cache在發(fā)現(xiàn)miss的下一個(gè)周期向MMU發(fā)出prefetch請(qǐng)求（cache_mmu_req = 1），MMU會(huì)根據(jù)物理地址PA0向bi

19、u發(fā)出WRAP4的訪問(wèn)請(qǐng)求，經(jīng)過(guò)不定周期的延遲，數(shù)據(jù)DA0從外部返回，同時(shí)mmu_cache_ready有效。Cache在該周期將DA0寫(xiě)入對(duì)應(yīng)的DATA存儲(chǔ)器，同時(shí)寫(xiě)對(duì)應(yīng)WORD的Valid有效。在下一周期，Cache比較發(fā)現(xiàn)hit（此時(shí)不需要mmu_core_pready，因?yàn)樵趐refetch狀態(tài)，PA0已知），所以MMU可以將DA0從Cache返回給內(nèi)核。同時(shí), MMU在該周期返回內(nèi)核aready和dready同時(shí)為高，并采樣下一個(gè)地址。ICache與set0_tag_mem/ set1_tag_mem接口Pin NameSourceBus widthTypeDescriptionic

20、ache_addricache8regthe addr to icache tag memoryicache_set0tag_wdataicache25regthe data to icache tag memoryicache_set0tag_wenicache1regthe write enable to icache tag memory0: write1: readicache_set0tag_cenicache1regthe chip selection to icache tag memory0: select1: invalidset0tag_icache_rdataset0 t

21、ag25regthe data from icache tag memorySet0Tag代表是關(guān)聯(lián)組0（set0）對(duì)應(yīng)的TAG存儲(chǔ)器，該連接關(guān)系與set1完全一致，不再描述。其傳輸時(shí)序如下TAG當(dāng)發(fā)生miss后，cache向外部存儲(chǔ)器prefetch時(shí)更新，當(dāng)miss的當(dāng)前周期更新TAG存儲(chǔ)器的PA和使所有Valid無(wú)效。當(dāng)外部數(shù)據(jù)返回的周期寫(xiě)PA和對(duì)應(yīng)WORD的Valid有效。如下圖ICache與set0_wordx_mem/set1_wordx_mem(x=0,1,2,3)接口Pin NameSourceBus widthTypeDescriptionicache_addricache8

22、regthe addr to icache word0 memoryicache_set0word_wdataicache128regthe data to icache word0 memoryicache_set0word_cenicache1regthe chip selection to icache word0 memory0: select1: invalidset0word_icache_rdataset0 word025regthe data from icache word0 memorySet0word0代表關(guān)聯(lián)組0的第一個(gè)WORD對(duì)應(yīng)的數(shù)據(jù)存儲(chǔ)器。該連接關(guān)系與set1完全

23、一致，不再描述。其他WORD對(duì)應(yīng)的數(shù)據(jù)存儲(chǔ)器依次類推。DCache接口描述ICache與系統(tǒng)接口 Pin NameSourceBus widthDescriptionClock signals:clksystem1Clock Input. All interface inputs and outputs are relative to the rising edge of this signalReset Signalsrst_nsystem1Hard/Cold Reset Signal. Causes main state of core to default value, and a Re

24、set Exception in the core. Falling edge valid.Cache內(nèi)部邏輯采用外部輸入時(shí)鐘作為同步時(shí)鐘，所有的寄存器都在工作此時(shí)鐘域下，并在時(shí)鐘的上升延采樣輸入數(shù)據(jù)。當(dāng)外部電源穩(wěn)定并觸發(fā)一個(gè)冷復(fù)位信號(hào)下降沿信號(hào)時(shí)，F(xiàn)PU中的關(guān)鍵狀態(tài)寄存器會(huì)立即被復(fù)位到默認(rèn)值。該復(fù)位相對(duì)于同時(shí)時(shí)鐘是異步復(fù)位。DCache與MMU接口Pin NameSourceBus widthTypeDescriptioncore_mmu_reqcore1regthe core access data enablecore_mmu_vaddrcore32regthe address of d

25、atacore_mmu_cachecore1regcore向MMU發(fā)出cache指令信號(hào)core_mmu_prefetchcore1regcore向MMU發(fā)出prefetch指令信號(hào)core_mmu_synccore1regcore向MMU發(fā)出sync指令信號(hào)core_mmu_cache_codecore5regcore向cache發(fā)出子操作碼mmu_dcache_sizecore2regthe access size00:8bit01:16bit10:32bitmmu_dcache_writecore1regthe write enablemmu_dcache_paddrmmu32regth

26、e physical address31:12 from TLBmmu_dcache_cachenammu1regthe virtual is cache enablemmu_dcache_preadymmu1regthe TLB translation is ready and the Paddr is validmmu_dcache_excepmmu1regthe TLB refill exception happeneddcache_mmu_readyicache1Combthe dcahce hit/miss is validdcache_mmu_hiticache1Combthe d

27、cahce is: 1: hit; 0: missdcache_mmu_rdataicache32Combthe read datadcache_mmu_stateicache4regthe current state for icache state, for debugdcache_mmu_reqicache1regthe dcache require to access memory off core by wrap4mmu_dcache_hrdatammu32combthe read data from off core memorymmu_dcache_hreadymmu1combt

28、he read ready from off core memorymmu_dcache_herrormmu1combhe read error from off core memorymmu_dcache_wdatammu32regthe write data讀命中和讀缺損的時(shí)序和ICACHE一致。其寫(xiě)hit時(shí)序如下圖，其中當(dāng)寫(xiě)訪問(wèn)和寫(xiě)數(shù)據(jù)從內(nèi)核發(fā)出后，第二周期Cache發(fā)現(xiàn)tag比較一致，那么將改寫(xiě)相應(yīng)的DATA，同時(shí)將數(shù)據(jù)寫(xiě)入write fifo。在第三周期，再發(fā)出cache_mmu_ready有效，如果當(dāng)前write fifo的操作結(jié)束（wff_mmu_ready=1），那么MMU在該

29、周期返回內(nèi)核aready和dready同時(shí)為高，并采樣下一個(gè)地址。當(dāng)寫(xiě)miss時(shí)，無(wú)需寫(xiě)入DATA，所以只要write fifo的操作結(jié)束（wff_mmu_ready=1），那么MMU在該周期返回內(nèi)核aready和dready同時(shí)為高，并采樣下一個(gè)地址。當(dāng)發(fā)生讀miss后，cache向外部存儲(chǔ)器prefetch時(shí)更新，當(dāng)miss的當(dāng)前周期更新TAG存儲(chǔ)器的PA和使所有Valid無(wú)效。當(dāng)外部數(shù)據(jù)返回的周期寫(xiě)PA和對(duì)應(yīng)WORD的Valid有效。在Prefetch期間，如果發(fā)生內(nèi)核發(fā)出寫(xiě)操作，且寫(xiě)地址hit，那么需要等待prefetch結(jié)束再判斷。DCache與set0_tag_mem/ set1_

30、tag_mem接口Pin NameSourceBus widthTypeDescriptiondcache_addrcache8regthe addr to cache tag memorydcache_set0tag _wdatacache25regthe data to cache tag memorydcache_set0tag _wencache1regthe write enable to cache tag memory0: write1: readdcache_set0tag _cencache1regthe chip selection to cache tag memory0: select1: invalidset0tag_dcache_rdataset0 tag25regthe data from ca