1、大連東軟信息學院本科畢業設計（論文）論文題目：基于FPGA的“漁網顯示器”設計與實現系 所： 電子工程系 專 業：電子信息工程（集成電路設計與系統方向） 學生姓名： 學生學號： 指導教師： 導師職稱： 講師 完成日期： 2014年4月28日 大連東軟信息學院Dalian 大連東軟信息學院畢業設計（論文） 摘要 IV基于FPGA的“漁網顯示器”設計與實現摘 要目前，隨著高性能FPGA的出現，廣泛應用于數字產品的各個領域。FPGA技術具備開發成本低和上市速度快的特點，只要安裝相應的開發軟件和一套簡單的開發板就可以進行創新設計，這為具有創新能力的個人和小型公司提供了生存的機會。眾所周知，彩燈、流水燈

2、、裝飾燈等在日常生活和商業上都有極其廣泛的應用，具有很高的商業價值和研究價值。而對于越來越變化多端要求極高的燈飾行業，FPGA的性價比越來越高，功能強大，能輕松的完成對彩燈的控制。“漁網顯示器”是將小的獨立LED小燈泡焊接成類似于漁網一樣的裝飾燈，在每個節點都有一個小燈泡，通過FPGA的控制能對其明滅，明滅時間間隔等做精確的控制，使其能夠組合成不同的效果，也可將此燈看作是一個屏幕，每個燈就是一個像素點，顯示圖案別有一番特色。通過更改FPGA程序能夠顯示不同圖案，適應不同場合，不同節日的各種要求，如春節，情人節，慶功會甚至畢業求婚等等。關鍵詞：FPGA，LED，顯示器 大連東軟信息學院畢業設計（

3、論文） AbstractDesign and Implementation of Fishnet Display Based on the FPGAAbstractAt present, with the advent of high performance FPGA, it is widely used in various fields of digital products. FPGA technology has the characteristics of low cost and highly listed speed. You can do innovative designs

4、as long as you install the corresponding emboldening software and a set of simple and crude developmental board, which provides the chance for survival of creative individuals and small firms. As everyone knows, lights, anhydrous lights and decorative lights have been widely used in daily life and b

5、usiness, they have high commercial value and research value. For more and more changeful and demanding light industry, FPGA has high rate of quantity and price, powerful function and can complete control of colored lantern. The net monitor is a decorative lamp, which is composed of small independent

6、 LED bulbs welded into a fishing net that has a small bulb in each node. We can control cooler, flicker and flash time interval accurately through controlling the FPGA, which can be assemble into different effect. You also look the lamp as a screen, each lamp is a pixel point that can display patter

7、n characteristically. By changing the FPGA program can display different patterns, adapt to all kinds of demands of different situations, different festivals, such as Spring Festival, Valentines Day, the celebration or even the graduate, etc.Key words: FPGA, LED, Display大連東軟信息學院畢業設計（論文） 目錄目 錄 TOC o

8、1-3 u 摘 要 PAGEREF _Toc386175364 h IAbstract PAGEREF _Toc386175365 h II第1章緒 論 PAGEREF _Toc386175366 h 1第2章關鍵技術介紹 PAGEREF _Toc386175367 h 32.1偶數分頻的設計 PAGEREF _Toc386175368 h 32.2奇數分頻 PAGEREF _Toc386175369 h 32.3半整數分頻器設計 PAGEREF _Toc386175370 h 32.4任意整數帶小數分頻 PAGEREF _Toc386175371 h 4第3章系統需求分析 PAGEREF _

9、Toc386175372 h 53.1 系統設計目標 PAGEREF _Toc386175373 h 53.2 系統功能需求 PAGEREF _Toc386175374 h 53.3 系統非功能需求 PAGEREF _Toc386175375 h 6第4章系統設計 PAGEREF _Toc386175376 h 74.1 系統設計指導原則 PAGEREF _Toc386175377 h 74.2 體系結構設計 PAGEREF _Toc386175378 h 74.3硬件設計 PAGEREF _Toc386175379 h 84.3.1動/靜態選擇電路 PAGEREF _Toc386175380

10、 h 84.3.2手/自模式選擇電路 PAGEREF _Toc386175381 h 84.3.3快/慢模式電路 PAGEREF _Toc386175382 h 94.3.4計時電路 PAGEREF _Toc386175383 h 94.3.5手動控制電路 PAGEREF _Toc386175384 h 104.3.6地址譯碼電路 PAGEREF _Toc386175385 h 104.4.7信號編碼電路 PAGEREF _Toc386175386 h 104.3.8信號譯碼電路 PAGEREF _Toc386175387 h 114.3.9漁網顯示器電路 PAGEREF _Toc386175

11、388 h 114.4 軟件設計 PAGEREF _Toc386175389 h 11第5章系統實現 PAGEREF _Toc386175390 h 125.1環境配置 PAGEREF _Toc386175391 h 125.2系統流程圖 PAGEREF _Toc386175392 h 125.3功能模塊實現 PAGEREF _Toc386175393 h 145.3.1動靜態控制電路 PAGEREF _Toc386175394 h 145.3.2手/自動選擇電路 PAGEREF _Toc386175395 h 145.3.3手動控制電路 PAGEREF _Toc386175396 h 155

12、.4.4計時電路 PAGEREF _Toc386175397 h 16第6章系統測試 PAGEREF _Toc386175398 h 186.1 測試方案描述 PAGEREF _Toc386175399 h 186.2 測試用例 PAGEREF _Toc386175400 h 186.2.1第一層次測試用例 PAGEREF _Toc386175401 h 186.6.2第二層次測試用例 PAGEREF _Toc386175402 h 19第7章結論 PAGEREF _Toc386175403 h 20參考文獻 PAGEREF _Toc386175404 h 21致 謝 PAGEREF _Toc

13、386175405 h 22大連東軟信息學院畢業設計（論文）- 第1章緒 論現場可編程門陣列FPGA是20世紀80年代中期由美國Xilinx公司首先推出的。隨著半導體加工工藝的不斷發展，FPGA在結構、速度、工藝、集成度和性能等方面都有了極大的改進和提高，與之相應的設計方法學和自動化設計工具也得到了迅速的發展。其中，設計工具自動化為FPGA的應用和發展起到了推波助瀾的作用。FPGA作為一種可編程的數字集成電路，具有開發周期短、功能強、可靠性高和保密度好等優點，因此廣泛應用在各個領域。與此同時，FPGA應用領域的不斷擴大和半導體加工工藝的不斷進步，都促使FPGA快速發展。隨著電子技術的快速發展，

14、電子學進入了一個嶄新的時代，其特征是電子技術的應用正以空前規模和速度滲透到各個行業?？删幊唐骷膹V泛應用，為各行業的電子系統設計工程師自行開發本行業專用的ASIC提供了技術和物質條件。FPGA器件作為當今電子設計領域應用最廣泛的可編程器件之一，它的出現至今只有短短二十年的發展歷史，有很多電子設計工程師乃至FPGA產品用戶對這一器件的特性、優勢還不是特別的了解，部分有經驗的設計師依然習慣于用單片機等傳統工具從事電路設計，這樣就影響了電子產品的市場競爭力，也忽略了產品的升級空間。因此，十分有必要對對FPGA進行全面細致的分析研究，從而更好的利用FPGA的優勢為電子設計服務。再者，數字電子技術工程師

15、正在面臨著前所未有的挑戰。一方面，電子公司要求工程師在更短的時間里，使用更少的資源來設計新產品。另一方面，技術變化非?？?，不同的客戶有完全不同的需求，要求有更具個性化的產品。因此，EDA技術應用而生，成為解決以上問題的技術選擇。目前，隨著高性能FPGA的出現，廣泛應用于數字產品的各個領域。FPGA技術具備開發成本低和上市速度快的特點，只要安裝相應的開發軟件和一套簡單的開發板就可以進行創新設計，這為具有創新能力的個人和小型公司提供了生存的機會。一方面，從設計本身講，基于FPGA的漁網“顯示器”的設計實現順應了時代的要求，發揮了FPGA在數字電子設計方面的不可比擬的優越性，同時，站在巨人的肩膀上，

16、基于FPGA的設計方法也使得設計者得到了事半功倍的效果，提高了設計效率。另一方面，從設計者考慮，作為一名即將離開學校的電子工程系大學生，基于FPGA的漁網“顯示器”的設計實現，作為最后的畢業設計，理論聯系實踐，體現出大學生動手能力。通過查資料和搜集有關的文獻，培養了自學能力和動手能力。并且由原先的被動的接受知識轉換為主動的尋求知識，這可以說是學習方法上的一個很大的突破。把握重點、攻克難關、學到用到、活學活用。最后，從設計實物來講，彩燈、流水燈、裝飾燈等在日常生活和商業都有極其廣泛的應用。具有很高的商業價值和研究價值。而對于越來越變化多端要求極高的燈飾行業， FPGA的性價比越來越高，功能強大，

17、能輕松的完成對彩燈的控制。 大連東軟信息學院畢業設計（論文）第2章關鍵技術介紹由于本設計允許用戶以快慢不同的模式進行操作，所以對基于FPGA的分頻技術進行了系統研究并進行簡要闡述。分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前大部分設計中還使用集成鎖相環來進行時鐘的分頻、倍頻以及相移設計，但是對于時鐘要求不太嚴格的設計，通過自主設計實現時鐘分頻的方法仍然十分流行。首先這種方法可以節省鎖相環資源，再者，這種方法只消耗不多的邏輯單元就可以達到對時鐘操作的目的。2.1偶數分頻的設計偶數分頻器的實現非常簡單，通過計數器計數就可以完全實現。如進行N倍偶數分頻，就可以通過由待分頻的時鐘觸發計

18、數器，當計數器從0計到N/21時，輸出時鐘進行翻轉，并給計數器一個復位信號，以便下一個時鐘開始從0計數。以此循環，就可以實現任意的偶數分頻。2.2奇數分頻奇數分頻有兩種實現方法，其中之一完全可以通過計數器來實現，如進行三分頻，就可通過待分頻時鐘上升沿觸發計數器來進行模三計數，當計數器計數到臨近值時進行兩次翻轉。比如可以在計數器計數到1時，輸出時鐘進行翻轉，計數到2時再進行翻轉。這樣，就在計數值臨近的1和2進行了兩次翻轉。如此便實現了三分頻，其占空比為1/3或2/3。如果要實現占空比為50%的三分頻時鐘，則可以通過待分頻時鐘的下降沿觸發計數器，并以和上升沿同樣的方法計數進行三分頻，然后對下降沿產

19、生的三分頻時鐘和上升沿產生的時鐘進行相或運算，即可得到占空比為50%的三分頻時鐘。這種方法可以實現任意的奇數分頻。將其歸類為一般的方法：對于實現占空比為50%的N倍奇數分頻，首先要上升沿觸發以進行模N計數，計數選定到某一個值再進行輸出時鐘翻轉，然后通過（N-1）/2再次進行翻轉，就可以得到一個占空比非50%的奇數N分頻時鐘。再同時進行下降沿觸發的模N計數，當其達到上升沿觸發時鐘翻轉選定值相同時，再進行輸出時鐘翻轉，同樣，進過（N-2）/2時，輸出時鐘再次翻轉以生成占空比為非50%的奇數N分頻時鐘。將這兩個占空比非50%的N分頻時鐘相或運算，就可以得到占空比為50%的奇數N分頻時鐘。2.3半整數

20、分頻器設計進行N+0.5分頻一般需要對輸入時鐘先進行操作。其基本思想是：首先進行模N的計數，在計數到N-1時，將輸出時鐘賦值為”1”，而當回到計數0時，又賦為”0”，這樣，當計數值為N-1時，輸出時鐘才為1，因此，只要保持計數值N-1為半個輸入時間周期，即可實現N+0.5分頻時鐘。因此，保持N-1為半個時鐘周期是設計關鍵。從中可以發現，因為計數器是通過時鐘上升沿計數，故可在計數為N-1時對計數觸發時鐘進行翻轉，那么，時鐘的下降沿就變成了上升沿。即在計數值為N-1期間時鐘下降沿變成了上升沿，也就是說，計數值N-1保持了半個時鐘周期。由于時鐘翻轉下降沿變成上升沿，因此，計數值變為0。所以，每產生一

21、個N+0.5的分頻時鐘周期，觸發時鐘都有翻轉一次。2.4任意整數帶小數分頻任意整數帶小分頻的基本原理是采用脈沖吞吐計數器和鎖相環技術先設計兩個不同分頻比的整數分頻器，然后通過控制單位時間內兩種分頻比出現的不同次數來獲得需要的小數分頻值。若要設計一個分頻系數為10.1的分頻器，即可將分頻器設計成9次10分頻和1次11分頻，這樣，總分頻值為：F=(9x10+1x11)/(9+1)=10.1。從這種實現方法的特點可以看出，由于分頻器的分頻值不斷改變，分頻后得到的信號的抖動一般較大。在本設計中，分頻器設計將用于生成快慢選擇電路。大連東軟信息學院畢業設計（論文）第3章系統需求分析3.1 系統設計目標以F

22、PGA為核心控制器件，通過對內部時鐘的計數達到控制時間，以特定的計數次數從而能夠按照特定的時間對小燈的變化起控制作用，小燈的明滅狀態也是由FPGA給出的特定電平（高電平或者低電平）控制，通過給定電平信號就可以控制小燈的明滅，使用FPGA的內部存儲模塊能夠存儲要求給到小燈的控制信號。這樣，通過漁網排列的小燈就能過在FPGA的控制下以特定時間，特定明滅狀態來組合顯示出特定的圖案，達到類似于一個低像素的顯示器的設計目的。3.2 系統功能需求根據需求調研結果確定本系統主要包括以下功能模塊，功能需求如圖3.1所示。LedLed控制電路動靜態選擇電路基準時鐘焊接好的動/靜態模式選擇漁網燈Led尋址電路快慢

23、選擇電路節奏快Led尋址電路快慢選擇電路手/自動選擇手動控制圖3.1 功能需求圖時鐘電路，通過對基準時鐘的累加得到一定的時間段。如表3.1所示。表3.1 動靜態選擇電路輸入輸出信號功能描述信號功能描述動靜態模式選擇通過對動靜態顯示的要求的判斷顯示相應信息ROM地址根據要求選擇相應的ROM復位重新判斷變化節拍電路，對特定時間段做出反應，以不同的快慢控制電路變化，使設計能得以實現和美觀。如表3.2所示。表3.2節奏控制電路輸入輸出信號功能描述信號功能描述復位重新對時間段做出反應節拍后續電路能按給出的節拍做出變化時段給定相應的時間段Led尋址電路，指定每個led像素點，使電路能按特定的明滅狀態組合顯

24、示出相應內容，如表3.3所示。表3.3 尋址電路輸入輸出信號功能描述信號功能描述復位重新給出變化的ledLed地址給出特定的led像素點節拍按一定的節拍做出反應Led控制電路，控制led的明滅狀態。如表3.4所示。表3.4 Led控制電路輸入輸出信號功能描述信號功能描述復位重新給出led明滅狀態明滅控制led的明滅狀態地址給出特定的led地址3.3 系統非功能需求通過不同的設計改變，基于FPGA的漁網顯示器能夠顯示不同的內容，適應不同的場合應用。但商業有其自身的運行邏輯，更需要綜合考慮應用場合對性能的要求及對成本的控制。眾所周知，由于各個器件性能的不同，對性能要求越高，對成本的投入也會要就越多

25、。設計時往往不能做到性能優先而是會對各個因素綜合考慮，折中實施。由于本次設計旨在對所學知識進行綜合的實踐應用及考查學生對所學知識的理解，掌握，應用能力，考慮到本次設計應用周期較短，并且鑒于學生財力的有限，所以，在選擇各個器件（led，導線等）時，一定程度降低了對器件的要求，可能對整體性能造成一定程度的影響。大連東軟信息學院畢業設計（論文）第4章系統設計4.1 系統設計指導原則（1）先進性為了更好的滿足用戶對于個性化，簡單易用的指導原則要求，本設計可相應展示不同的內容，并且有多重模式可供用戶選擇，高度人性化的提示，使得用戶可以根據簡單的指示完成不同的操作，大大提示了用戶體驗。（2）可靠性及安全性

26、為了提升可靠性及安全性需求，完成的最終版本將經過各種測，各種模擬仿真試才會提交，并可采用外接電源或者USB供電進一步提升了穩定性。寬大的漁網狀設計可掛墻使用，不易纏繞，安全易用。（3）環保及節能設計由原來預想的普通小燈泡換成led，滿足了用戶對于環保及節能的要求。4.2 體系結構設計系統體系結構如圖4.1所示。外接電源外接電源信號譯碼電路漁網顯示器動/靜態選擇電路計時電路手動控制電路快/慢模式電路信號編碼電路手/自模式電路地址譯碼電路ROMA/MclkP/VclrL/HN圖4.1系統體系結構圖4.1 系統體系結構4.3硬件設計4.3.1動/靜態選擇電路動態/靜態選擇電路能夠允許用戶根據喜好或者

27、需要選擇不同的顯示模式。當用戶選擇靜態模式時，系統會顯示已經存儲好的靜態圖片或者漢字；當用戶選擇動態模式時，系統會顯示根據程序變換的效果燈。硬件實施如圖4.2所示。比較比較器器動/靜信號 1clkclr 靜態信號動態信號圖4.2動/靜態選擇電路當clk有效時比較用戶輸入信號是高電平還是低電平，當用戶輸入為高電平時，使動態信號有效，賦值為1，靜態信號無效，賦值為0；當用戶輸入為低電平是使靜態信號有效，賦值為1，動態信號無效，賦值為0。當clr有效時，將比較器比較端重置，賦值為1。4.3.2手/自模式選擇電路手動/自動模式選擇電路能夠允許用戶選擇靜態模式時根據喜好或者需要選擇不同的展示方法。當用戶

28、選擇手動模式時需要輸入下一幅才能顯示下一幅靜態圖片或漢字；當用戶選擇自動模式時，系統會定時的顯示下一幅靜態圖片或者漢字。硬件實施件如圖4.3所示。比較器比較器手/自信號 1 clkclr手動信號 自動信號圖4.3手/自模式選擇電路當clk有效時，比較用戶輸入手/自信號是高電平還是低電平，當用戶輸入為高電平時，使自動信號有效，賦值為1，手動信號無效，賦值為0；當用戶輸入為低電平時，使手動信號有效，賦值為1，自動信號無效，賦值為0。當clr信號有效時，將比較器比較端重置，賦值為1。4.3.3快/慢模式電路快/慢模式電路能夠允許用戶在選擇動態模式展示時根據喜好或需要選擇快慢兩種速度展示動態效果燈。當

29、用戶選擇快顯模式時，系統動態效果燈會以較快的速度（相對于慢顯模式）展示示效果燈；當用戶選擇慢顯模式時，系統動態效果燈會以較慢的速度（相對于快顯模式）展示效果燈。硬件實施如圖4.4所示。ROM2ROM1數據選擇器ROM2ROM1數據選擇器 快/慢信號計數器clr計數器clrclkclr比較器比較器 長短時間段t1圖4.4快/慢模式電路當clr有效時，將ROM1與ROM2中的數分別重置，清零計數器。當clk有效時，根據用戶輸入快慢信號的高低電平選擇ROM1或者ROM2中的數據置于比較器一端。ROM1中存儲比ROM2中大的數，當用戶輸入高電平時，數據選擇器選擇ROM1中的數置于比較器，反之，選擇RO

30、M2中的數置于比較器。同時計數器從0開始對clk計數，并置于與比較器比較，當兩者相等時，將t1賦值為1，得到一個較長或較短的時間段，計數器賦值為0，重新計數；不等時繼續計數并比較。4.3.4計時電路當用戶選擇自動執行靜態模式時，系統會定時顯示下一幅靜態圖片或文字展示系統。此時自動信號有效。硬件實施如圖4.5所示。clkclr計數器計數器計數器clk特定時間段t2clr圖片張數x圖4.5 計時電路當clr有效是將計數器清零。當clk有效時，計數器進行計數一直到某一特定的值，計數器清零，t2賦值為1，得到一個特定的時間段。4.3.5手動控制電路手動控制電路允許用戶選擇手動控制靜態模式時手動控制系統

31、顯示下一幅靜態圖片或文字來展示系統，滿足用戶需要。硬件實施如圖4.6所示。下一幅n計數器計數器clk圖片數圖片張數xclr圖4.6手動控制電路當clr有效時計數器清零，譯碼器清零。當clk有效時，計數器對用戶輸入的下一幅n信號計數，輸出圖片數x，當計數到一定數目（靜態圖片的總張數）時，計時器清零，重新計數。4.3.6地址譯碼電路地址譯碼電路能根據要顯示的圖片或效果燈譯碼得到LED控制信號在ROM中的地址信號。硬件實施如圖4.7所示。譯碼器譯碼器clk clr圖片數xROM_add圖4.7地址譯碼電路當clr有效時，譯碼器清零，當clk有效時，譯碼器對圖片數x進行譯碼得到在ROM中存儲的地址RO

32、M_add。4.4.7信號編碼電路由于FPGA外接引腳不能足夠滿足LED控制信號的控制信號，所以需要將LED控制信號進行編碼。硬件實施如圖4.8所。編碼器編碼器clkclrLED控制信號編碼后LED控制信號圖4.8信號編碼電路當clr有效時，編碼器清零。當clk有效時，根據LED控制信號給出相應譯碼后LED控制信號。4.3.8信號譯碼電路由于FPGA輸出引腳為編碼后LED控制信號，所以需要譯碼還原。所需硬件為購買的外置譯碼器芯片。4.3.9漁網顯示器電路漁網狀LED一端連接串聯連接底電平，另一端與外置譯碼電路連接。由譯碼芯片譯碼產生對應高電平點亮LED。4.4 軟件設計動態電路軟件設計當用戶選

33、擇動態模式時，系統將會以動態形式展示系統，滿足用戶要求。動態形式將實現橫排亮，豎排亮，閃亮，波浪，從左到右，從兩邊到中間，從中間到兩邊七種變換方式。靜態電路軟件設計當用戶選擇靜態模式時，系統將會以靜態圖片或文字方式展示系統，滿足用戶要求。靜態形式將顯示桃心，五角星，圓，正方形，三角形五組靜態圖片。第5章系統實現5.1環境配置黑金開發板是Altera公司針對大學教學及研究機構推出的FPGA多媒體開發平臺，為用戶提供了豐富的外設及多媒體特性，并具有靈活而可靠的外圍接口設計，其設計和制造完全按照工業標準進行，可靠性高展示了其豐富的平臺資源。（1）核心的FPGA芯片為Altera Cyclone II

34、I EP3C25E144I7 芯片，它包含114,480 個邏輯單元，432 M9K 內存模塊，3888 Kbits 嵌入式存儲器位，4 個鎖相環。Altera下載串行配置芯片EPCS64以及USB Blaster ，同時支持 JTAG 模式和 AS 模式；（2）儲存用的芯片有：2MB (1Mx16) SRAM，128MB (32Mx32bit) SDRAM，8 位8MB (4Mx16) Flash 存儲器，配置為8-bit 工作模式，32Kb EEPROM；（3）經典IO配置：擁有4個按鈕，18個滑動開關，18個紅色發光二極管，9個綠色發光二極管，8個七段數碼管，162字符液晶顯示屏；（4）

35、其他標準接口：通用串行總線USB控制模塊以及A、B型接口，SD（提供SPI 模式和4位SD模式）接口，IR紅外模塊，10/100/1000M自適應以太網絡適配器，RS-232標準串口，PS/2鍵盤接口，可配置I/O標準接口；（5）其他：50M一個支持外部時鐘，2個SMA接頭（用于外部時鐘輸入/輸出），1個帶保護電路的40引腳 擴展接口以及一個HSMC連接器。Quartus II 是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、Verilog HDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，模塊化的編譯器是Quar

36、tus II集成開發軟件的核心，編譯器包括的模塊功能有：分析/綜合模塊（Analysis&Synthesis）、適配模塊（Fitter）、裝配模塊（Assembler）、時序分析模塊（Timing Analyzer）、設計輔助模塊（Design Assistant）以及EDA網表文件生成模塊（EDA Net list Writer）。利用Quartus II進行可編程邏輯器件開發的全部過程包括以下步驟：設計輸入，邏輯綜合，布局與布線，仿真，時序分析，器件編程，并且支持SOPC（可編程片上系統），其提供了完善的用戶圖形界面設計方式，具有運行速度快，界面統一，功能集中，易學易用等特點。并且Quar

37、tus II支持Altera的IP核，包含了LPM/Mega Function宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。5.2系統流程圖系統流程圖如圖5.1所示。開始開始復位復位輸入動靜態選擇輸入動靜態選擇輸入/手自動選擇輸入/手自動選擇動/靜態靜動顯示手/自動計時電路下一幅顯示手/自動計時電路下一幅手動控制電路快慢選擇手動自動快/慢控制電路快/慢控制電路顯示顯示結束結束結束結束iclriclrclrclr圖5.1系統流程圖首先用戶可以選擇動態或者靜態展示。如果用戶選擇靜態顯示圖片，這時用戶還可以選擇自動或者手動切換到下一張圖片，如選擇自動顯示，則系統會定

38、時顯示下一幅圖片，一直循環顯示，直到cir信號有效，重新選擇動態或者靜態展示；如果選擇手動顯示，則每次需要用戶輸入下一幅圖片，系統才會根據用戶要求顯示下一幅圖片，循環顯示，直到clr信號有效，重新選擇動態或者靜態展示。如果用戶開始時選擇動態顯示效果燈，則用戶可以選擇快慢模式，系統自動根據用戶選擇循環顯示效果燈花色，直到clr信號有效，用戶重新選擇動態或者靜態展示。5.3功能模塊實現5.3.1動靜態控制電路用戶可以通過對動/靜模式的設置使系統展示靜態圖片或者動態效果燈來滿足用戶不同需求。module vp (clk, clr, v_p, v ,p);input clk, clr, v_p, a;

39、output v, p;reg v;reg p;always(clk or clr)begin if(clr)a=1b1;else if(v_p=1) v=1b1; p=1b0; else (iv_p) v=1b0; p=1b1;endendmodule5.3.2手/自動選擇電路當用戶選擇靜態模式展示系統時，用戶可以選擇手動或者系統定時自動展示下一幅靜態圖畫。module am(clk, clr, a_m, b ,m);input clk, clr, a_m, b;output a, m;reg a;reg m;always(clk or clr)begin if(clr)b=1b1;else

40、 if(a_m=1) a=1b1; m=1b0; else (ia_m) a=1b0; m=1b1;endendmodule5.3.3手動控制電路手動控制電路的流程圖如圖5.2所示。開始開始next地址譯碼電路N=5？N=0iNN否是圖5.2 手動控制電路流程圖當用戶選擇手動控制靜態電路時，用戶需要手動輸入信號使得系統展示下一幅圖片，由于系統存儲的靜態圖片數量有限，本系統為五幅，系統會根據用戶操作自動循環顯示，知道clr信號有效。在本系統中，用戶只能選擇下一幅操作。module am(clk, clr, x1,n);input clk, clr, n;output2:0 x1;reg2:0 x

41、1;always(clk or clr)begin if(clr)x1=0;else if(x1=5) x1=1b0; else x1=x1+1;endendmodule5.4.4計時電路當用戶選擇自動控制靜態電路展示系統時，系統會按特定的時間變換圖片，由于系統存儲圖片有限，所以系統會自動循環滾動變換圖片，直到clr信號有效。module jishiqi(clk,clr,x)input clk,clr;output x;wire wir_am_bmam(.clk(clk),.clr(clr),.t2(wir_am_bm);bm(.clk(clk),.clr(clr),.t2(wir_am_bm

42、),.x(x);endmodulemodule am(clk, clr, t2);input clk, clroutput11:0 t2;reg11:0 t2;always(clk or clr)begin if(clr)t2=0;else if(t2=40000) t2=11b00000000000; else t2=t2+1;endendmodulemodule js(clk, clr,x,t2);input clk, clr ,t2 ;output x;reg x;always(clk or clr)begin if(clr)x=0;else if(x=5) x=1b0; else x=

43、x+1;endendmodule第6章系統測試基于FPGA的漁網顯示器能夠在用戶選擇下動態或者靜態的顯示一些圖案或者效果燈。FPGA能夠通過給定特定LED燈特定的電平（高電平或者低電平），使其按照一定的排列明滅變化，本次主要對于修改部分進行系統的功能測試。主要目的是為了主要目的是為了保證設計FPGA給定電平與LED燈匹配，能夠正確的顯示設計的圖案或者效果燈，能夠在正確的控制所有LED燈明滅變化以應對設計圖案變化或者圖案的升級增加。6.1 測試方案描述為了使設計能在規定的時間內以最好的方式呈現，本次將進行四個層次的測試。首先，確保預定的設計圖案能夠正確的顯示，即需要點亮的LED燈泡能夠正常點亮；

44、其次點亮的LED燈泡能夠按照特定的時間明滅變化，能夠看清楚設計預計的圖案，變化不突兀；第三，根據人們對彩燈的一般變化需求，測試可能經常使用的一些圖案及變化方式，以及第一層次LED燈泡附近的燈泡；最后，對LED燈逐個進行測試，保證所有LED燈能夠按照給定當方式明滅變化，能夠隨時更改或者升級設計圖案。如表6.1所示。表6.1 測試層次圖層次測試內容目的要求第一層次預先設計圖案對應LED燈正確顯示相應圖案第二層次第一層次LED燈按照特定時間明滅變化看清楚設計圖案第三層次變換可能的設計圖案對應LED燈正確顯示所測結果第四層次所有LED燈適應所有圖案變化6.2 測試用例6.2.1第一層次測試用例第一，將

45、所有的LED燈置于點亮狀態，記錄不能夠點亮的LED燈，將測測能正常點亮的預備LED燈 替換記錄不能點亮的LED燈，重新測試并最終記錄標記為壞點。第二，將所有LED燈置于熄滅狀態，記錄不能熄滅的LED燈。第三，調整設計圖案變化地址（整體上移或者下移，如果邊角有壞點則跳過壞點開始顯示），使之盡量不要通過不能點亮的LED燈。6.6.2第二層次測試用例在變化途中，為了能夠看清楚設計圖案，使變化不突兀。要求變化圖案在LED漁網燈中心或者靠近中心時以較慢的速度移動，保證能有足夠的時間使人產生視覺停留。將原來的定速變換替換為變速變換。替換后的變速變換由三階段組成，原定速移動至進中心區域，然后低速通過中心區域

46、，然后加速通過剩下區域。更改狀態機由原來一個狀態變換為三個狀態。第7章結論基于FPGA的漁網顯示器的設計，是在FPGA的控制下LED按照特定的方式明滅變化，組成一系列的動態或者靜態的圖案，使其能夠用于特定的場合。完成設計既為了能夠更加熟練，更加系統的掌握及使用FPGA開發板，也是對于設計者在大學期間所學知識的一次檢驗，一次綜合，一次回顧。設計之初，由于對設計本身的不了解及對自身能力放大，設想了很多看似偉大但后來證實無法實現的功能。開始之初，設想著讓不僅LED能夠按照特定的方式明滅，更可以變換顏色，漁網狀排列的LED能夠隨我自己的意愿無限大的排列，能夠顯示圖案精美，效果細膩的各種圖片，能夠滿足需

47、要LED彩燈的所有場合，能夠帶來LED彩燈市場的革命，能到讓人們重新認識FPGA，能夠真的的量產，賺到盆滿鍋滿。到后來希望設計能夠實現FPGA控制的簡單的貪食蛇游戲，到隨機亮點的生成。都是由于對設計選題誤解及平時不夠認真學習導致。再者，由于漁網狀分布的LED燈需要大量的信號線才能完成控制，由于焊接數量大，精度差，焊點裸露在外，經常導致真個LED網的段線，短路，錯接，反接。加大了系統的不穩定性及使用的難度，往往不能夠在沒有設計者離場的情況下使用，限制了使用的范圍，背離了設計的初心。在老師及同學的幫助下甄選刪減了一些不切實際的設計思路。為了便于設計的實現，放棄了一些比較復雜的算法，但是使得功能趨于

48、簡單，對FPGA強大的設計能力沒有充分的發揮。由于能力及時間的限制，做了一部分的妥協。如果能夠采用已經商業量產的漁網狀LED燈或者更為先進的LED點陣將更加有助于是設計者能花更多的經歷在FPGA核心設計上。可以更好的提高設計的穩定性，使之更加易用，美觀。參考文獻1 黃志偉.FPGA系統設計與實踐M,電子工業出版社,20052 潘松,黃繼業.EDA技術與VHDLM,清華大學出版社,20053 周啟,冀兆良.家用空調的現狀與發展趨勢J,山西建筑,2007,(3)：45-474 袁偉亭,周潤景.FPGA與DS18B20組成的測溫系統的設計J,內蒙古大學學報,2006,（4）：459-463 6 黃正

49、瑾,徐堅.CPLD系統設計技術入門與應用M,電子工業出版社,20027 潘松,黃繼業.EDA技術實用教程M,科學出版社,20028 潘明,潘松.數字電子技術基礎M,科學出版社,20089 邊計年,薛洪熙譯.用VHDL設計電子線路M,清華大學出版社,200010 李宗波,王蓉輝譯.VHDL設計表示與綜合M,機械工業出版社,200211 姜雪松,吳鈺淳.VHDL設計實例與仿真M,機械工業出版社, 200712周立功.EDA實驗與實踐M,北京航空航天大學出版社,200713吳繼華,王誠.Altera FPGA/CPLD設計M,人民郵電出版社,200714廖義奎.ARM與FPGA綜合設計及應用M,中國電力出版社,200815羅苑棠.CPLD/FPGA常用模塊與綜合系統設計實例精講M,電子工業出版社,