1、電源接地與屏蔽技術講座第1頁，共23頁，2022年，5月20日，6點21分，星期五1目的為了保證產品技術性能能滿足國家有關電子信息產品的安規和電磁兼容方面的規定（如：靜電放電抗擾度、電磁輻射限值和電磁輻射敏感度等），以及產品性能穩定可靠。產品上的接地方法和良好程度非常重要，必須認證做好。2相關法規與要求第2頁，共23頁，2022年，5月20日，6點21分，星期五21 國家有關安規和電磁兼容方面的標準1）GB 4943-1995 信息技術設備(包括電氣事務設備)的安全2）GB 9254-1998 信息技術設備的無線電騷擾限值和測量方法3）GB/T17626.2-98 電磁兼容 試驗和測量技術 靜

2、電放電抗擾度試驗4）GB/T17626.3-98 電磁兼容 試驗和測量技術 射頻電磁場輻射抗擾度度驗5) GB/T17626.4-98 電磁兼容 試驗和測量技術 電快速瞬變脈沖群抗擾度試驗第3頁，共23頁，2022年，5月20日，6點21分，星期五6) GB/T17626.6-98 電磁兼容 試驗和測量技術 射頻場感應的傳導騷擾抗擾度7) GB6833.4-87 電子測量儀器電磁兼容性試驗規范 電源瞬態敏感度試驗2.2 具體要求2.2.1 GB 4943-1995中要求接地電阻： 90m。2.2.2 電磁兼容性要求分別應滿足：第4頁，共23頁，2022年，5月20日，6點21分，星期五1）GB

3、 9254-1998 無線電騷擾限值的A級。2）GB/T17626.2-98 靜電放電抗擾度試驗的3級。3）GB/T17626.3-98 射頻電磁場輻射抗擾度度驗的2級。4) GB/T17626.6-98 射頻場感應的傳導騷擾抗擾度的2級。5) GB/T17626.4-98 電快速瞬變脈沖群抗擾度試驗的3級。6) GB6833.4-87 電源瞬態敏感度試驗。第5頁，共23頁，2022年，5月20日，6點21分，星期五3 地線種類31 設備外部地線有：1）PE-電源保護地即機殼地，2）靜電地，3）避雷針地，32 設備內部地有：1）PE-保護地即機殼地，2）電源地，3）模擬地，4）數字地。4接地不

4、良的影響和解決辦法 任何一個信息電子產品上如果電源濾波、屏蔽、布線及接地不良，最終將造成產品不能正常工作，同時對周圍環境造成輻射和干擾，影響周圍其它設備的正常工作和危害現場工作人員的身體健康。這些情況都是國家有關法規所不允許的和用戶不能接收的。第6頁，共23頁，2022年，5月20日，6點21分，星期五接地不良造成對產品的干擾是很復雜的，主要有以下幾個方面：4.1 公共地線干擾：即各種回路信號在公共地線上產生的相互干擾。 解決辦法：各信號地回路分開走，然后在電源地接出處匯總，如：模擬地和數字地分開，功率信號地和微信號地分開，還有將地線做得盡量短而粗。42 靜電放電干擾第7頁，共23頁，2022

5、年，5月20日，6點21分，星期五靜電的危害靜電放電可通過直接傳導，電容耦合和電感耦合三種方式進入電子線路。1) 靜電的吸附作用，空氣中的塵粒會被靜電場極化而吸引過去附著在物體表面，減小物體表面的絕緣電阻，在高壓下造成爬電。2) 靜電形成的高壓會將較薄的電氣絕緣層和半導體的PN結擊穿，造成元器件的損壞。3) 靜電放電電流產生的焦耳熱將元器件引線焊點融化、燒斷，造成元器件的損壞。4) 靜電放電會在空中產生電磁干擾，使電子設備工作失常。 第8頁，共23頁，2022年，5月20日，6點21分，星期五 例子：機箱螺釘、后接口處打靜電2KV不通過。4.2.2 靜電的防護 1) 建立完善的屏蔽結構，帶有接

6、地的金屬屏蔽殼體可將放電電流釋放到地。2) 金屬外殼接地可限制外殼電位的升高，避免造成外殼與內部電路之間的放電。3) 內部電路如果要與金屬外殼相連時，要用單點接地，靠近總地線接出處接地，防止放電電流流過內部電路地線，形成共模干擾。4) 在電纜入口處增加保護器件。第9頁，共23頁，2022年，5月20日，6點21分，星期五5) 在印刷板入口處增加保護環（環與接地端相連）。設備在工作中，靜電一般由人體操作時的觸摸所致，所以它一般產生在設備外部，只要將設備機箱上的所有金屬制件良好接地，即可防止靜電進入機箱內部干擾設備的正常工作，如果設備表面有非金屬制件，如鍵盤、鼠標、軟驅上的塑料制件，它必須有對靜電

7、的屏蔽和隔離能力。如果操作人員需打開機箱操作時則應按產品使用說明書的有關規定，將身體上的靜電放掉，再接觸機內的產品部件。第10頁，共23頁，2022年，5月20日，6點21分，星期五4.3 電磁輻射干擾：隨著主板上時鐘頻率的升高和功能、存儲容量的增加，計算機的電磁輻射在頻率和幅度上也相應增加，因而對其它電子產品的干擾和人體的危害更加嚴重。 對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路，如果屏蔽與接地不好，將造成的空間電磁輻射干擾或自身被干擾。例子：電源接地不良，顯示屏上有雪化，群脈沖試驗1KV不通過。對策：第11頁，共23頁，2022年，5月20日，6點21分，星期五2） 機箱上盡量少開

8、長孔，通風孔長度應 30mm，其它槽縫上電接觸不良的長度應50mm長，否則就得采取附加的電接通措施，如接地簧片。3) I/O口的外殼和引出線上的屏蔽層均應360就近與機殼后面板良好接通。4) 軟驅、光驅外殼必須與機箱開口處電接觸良好。5) 機箱金屬件間的接觸面上不能有漆。 4.3.1 機箱結構設計改進1） 應該用金屬罩屏蔽起來，并將屏蔽體就近接地。 第12頁，共23頁，2022年，5月20日，6點21分，星期五4.3.2 主板電路設計與布線的改進1) 主板上加強電源濾波和接地，2) 適當改善主板上時鐘和總線信號波形的沿的陡度以衰減高頻分量，3) 加強傳輸線終端的阻抗匹配以減小信號的反射，4)

9、加強時鐘、總線各信號線間的屏蔽地。 5) 在所有I/O口信號線上加低通濾波器將高頻干擾信號抑制到合格水平。6) 高頻信號引腳上加濾波磁珠。 第13頁，共23頁，2022年，5月20日，6點21分，星期五4.3.3 設備之間的信號連接1）與印刷線路板以外的信號相連時，通常采用屏蔽電纜。對于高頻和數字信號，屏蔽電纜兩端都接地。低頻模擬信號用的屏蔽電纜，一端接地為好。2）電纜線屏蔽層的接地，將負載直接接地的方式是不合適的，這是因為兩端接地的屏蔽層為磁感應的地環路電流提供了分流，使得磁場屏蔽性能下降。 3）電纜線的端接方法，在要求高的場合要為內導體提供360的完整包裹，并用同軸接頭來保證電場屏蔽的完整

10、性。 第14頁，共23頁，2022年，5月20日，6點21分，星期五4.4 PCB板上的地線設計 在電子設備中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結合起來使用，可解決大部分干擾問題。電子設備中地線結構大致有系統地、機殼地（屏蔽地）、數字地（邏輯地）和模擬地等。在地線設計中應注意以下幾點：4.4.1 正確選擇單點接地與多點接地印刷電路板上，電源線和地線最重要?？朔姶鸥蓴_，最主要的手段就是接地。第15頁，共23頁，2022年，5月20日，6點21分，星期五 對于雙面板，地線布置特別講究，通過采用單點接地法，電源和地是從電源的兩端接到印刷線路板上來的，電源一個接點，地一個接點。印刷線路

11、板上，要有多個返回地線，這些都會聚到回電源地那個接點上，就是所謂單點接地。所謂模擬地、數字地、大功率器件地開分，是指布線分開，而最后都匯集到這個接地點上來。第16頁，共23頁，2022年，5月20日，6點21分，星期五 在低頻電路中，信號頻率小于1MHz時，它的地線電感影響較小，而接地電路形成的環流對干擾影響較大，因而應采用一點接地。當信號頻率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在110MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。 L=2l(ln4l/d-A)*10-9(H) l(cm)d(cm)L(

12、H)Xl()200.113.58.51000.05113.771第17頁，共23頁，2022年，5月20日，6點21分，星期五4.4.2 將數字電路與模擬電路分開 電路板上既有高速邏輯電路，又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。 4.4.3 盡量加粗接地線 若接地線很細，接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩，抗噪聲性能變壞。因此應將接地線盡量加粗，使它能通過三位于印制電路板的允許電流。如有可能，接地線的寬度應大于3mm。 第18頁，共23頁，2022年，5月20日，6點21分，星期五4.4.4 將接地線

13、構成閉環路設計只由數字電路組成的印制電路板的地線系統時，將接地線做成閉環路可以明顯的提高抗噪聲能力。其原因在于：印制電路板上有很多集成電路元件，尤其遇有耗電多的元件時，因受接地線粗細的限制，會在地結上產生較大的電位差，引起抗噪聲能力下降，若將接地結構成環路，則會縮小電位差值，提高電子設備的抗噪聲能力。 第19頁，共23頁，2022年，5月20日，6點21分，星期五4.4.5 時鐘和總線的布線法則最好的布線方式是信號與地線相間，稍次的方法是一根地、兩根信號再一根地依次類推，或專用一塊接地層。 5. 降低噪聲與電磁干擾的一些經驗 1) 時鐘產生器盡量靠近到用該時鐘的器件。石英晶體振蕩器外殼要接地。

14、2) 用地線將時鐘區圈起來，時鐘線盡量短。 3） I/O驅動電路盡量靠近印刷板邊，讓其盡 快離開印刷板。對進入印制板的信號要加濾 波，從高噪聲區來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。 第20頁，共23頁，2022年，5月20日，6點21分，星期五4） MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。5） 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。6） 時鐘、總線、片選信號要遠離I/O線和接插件。7） 模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線，特別是時鐘。8） 對A/D類器件，數字部分與模擬部分寧可統一下也不要交叉。 第21頁，共23頁，2022年，5月20日，6點21分，星期五9） 時鐘線垂直于I/O線比平行I/O線干擾小，時鐘元件引腳遠離I/O電纜。10) 元件引腳盡量短，去耦電容引腳盡量短。11）關鍵的線要盡量粗，并在兩邊加上保護地。高速線要短要直。12）對噪聲敏感的線不要與大電流，高速開關線平行。13）石英晶體下面以及對噪聲敏