1、EDA技術習題集解答第一章EDA技術概述填空題1. 2000年推出的Pentium4微處理器芯片的集成度達_萬只晶體管。2. 一般把EDA技術的發展分為_、_和_三個階段。3. 在EDA發展的_階段，人們只能借助計算機對電路進行模擬、預測，以及輔助進行集成電路版圖編輯、印刷電路板（PCB）布局布線等工作。4. 在EDA發展的_階段，人們可與將計算機作為單點設計工具，并建立各種設計單元庫，開始用計算機將許多單點工具集成在一起使用。5. EDA設計流程包括_、_、_和_四個步驟。6. EDA的設計驗證包括_、_和_。7. EDA的設計輸入主要包括_、_和_。8. 文本輸入是指采用_進行電路設計的方

2、式。9. 功能仿真是在設計輸入完成之后，選擇具體器件進行編譯之前進行的邏輯功能驗證，因此又稱為_。10. 時序仿真是在選擇了具體器件并完成布局、布線之后進行的時序關系仿真，因此又稱為_或_。11. 當前最流行的并成為IEEE標準的硬件描述語言包括_和_.12. 采用PLD進行的數字系統設計，是基于芯片的設計或稱之為_的設計。13. 硬件描述語言HDL給PLD和數字系統的設計帶來了更新的設計方法和理念，產生了目前最常用的并稱之為_的設計法。14. EDA工具大致可以分為_、_、_、_以及_等5個模塊。15. 將硬件描述語言轉換為硬件電路的重要工具軟件稱為_。單項選擇題1. 將設計的系統或電路按照

3、EDA開發軟件要求的某種形式表示出來,并送入計算機的過程稱為( ).設計輸入設計輸出仿真綜合2. 一般把EDA技術的發展分為( )個階段. 2 3 4 53. AHDL屬于( )描述語言.1 普通硬件行為高級低級4. VHDL屬于（）描述語言。普通硬件行為高級低級5包括設計編譯和檢查、邏輯優化和綜合、適配和分割、布局和布線、生成編程數據文件等操作的過程稱為（）設計輸入設計處理功能仿真時序仿真6 在設計輸入完成后，應立即對設計文件進行（）編輯編譯功能仿真時序仿真7 在設計處理工程中，可產生器件編程使用的數據文件，對于CPLD來說使產生（）熔絲圖位流數據圖形仿真8 在設計處理過程中，可產生供器件編

4、程使用的數據文件，對于FPGA來說使生成（）熔絲圖位流數據圖形仿真9 VHDL是在（）年正式推出的。1983 1985 1987 198910. Verilog HDL是在( )年正式推出的。1983 1985 1987 198911在C語言的基礎上演化而來的硬件描述語言是（）VHDL Verilog HDL AHD CUPL12. 基于PDL芯片的設計稱之為（）的設計。自底向上自頂向下積木式定層13. 基于硬件描述語言HDL的數字系統設計目前最常用的設計法稱為（）設計法。自底向上自頂向下積木式定層14 在EDA工具中，能將硬件描述語言轉化為硬件電路的重要工具軟件稱為（）仿真器綜合器適配器下載

5、器15. 在EDA工具中，能完成在目標系統器件上布局布線軟件稱為（）仿真器綜合器適配器下載器14同步練習參考答案填空題14 2002 CAD、CAE、EDA3 CAD4 CAE5設計準備、設計輸入、設計處理、器件編程6功能仿真、時序仿真、器件測試7文本輸入方式、圖形輸入方式、波形輸入方式8硬件描述語言9前仿真10后仿真、延時仿真11VHDL、Verilog HDL12自底向上13自頂向下14設計輸入編輯器、仿真器、HDL綜合器、適配器（或布局布線器）、下載器15HDL綜合器單項選擇題1 2。 3. 4. 5.6. 7. 8. 9. 10.11. 12. 13. 14. 15.第二章 EDA工具

6、軟件的使用方法填空題1. MAXplus是Altera公司自己開發的_軟件.2. MAXplus工具然見安裝成功后,第一次運行前,還必須_.3. 在Windows2000環境下安裝MAXplus工具軟件后,為了使用編程下載功能,還必須安裝_.4. MAXplus支持_,_,_和_等不同的編輯方式.5. 用MAXplus的輸入法設計的文件不能直接保持在根目錄上,因此設計者在進入設計前,應當在計算機中建立保存文件的_.6. 若在MAXplus集成的環境下,執行原理圖輸入設計法,應選擇_方式.7. 若在MAXplus集成的環境下,執行文本輸入設計法,應選擇_方式.8. maxplis2max2lib

7、prim是MAXplus_元件庫,包括門電路、觸發器、電源、輸入、輸出等元件。9. maxplis2max2libmf是_元件庫, 包括加法器、編目器、譯碼器、計數器、移位寄存器等74系列器件。10. maxplis2max2libmega_lpm是_元件庫,包括參數可設置的與門ipm_and,參數可預置的三態緩沖器ipm_bustri等元件.11. 圖形文件設計技術后一定要通過_,檢查設計文件是否正確.12. 在MAXplus集成環境下可以執行_命令,為通過編譯的圖形文件產生一個元件符號、這個元件符號可以被其他圖形設計文件_,以實現多層次的系統電路設計.13. 仿真也稱為_,是對電路設計的一

8、種間接的檢測方法.14. 執行MAXplus的”Timing Analyzer”命令,可以_設計電路輸入以輸出波形的延時量.15. 指定設計電路的輸入輸出端口與目標芯片引腳的連接關系的過程稱為_.16. MAXplus的波形文件類型是_.17. 在完成設計電路的輸入輸出端口與目標芯片引腳的鎖定后,再次對設計電路的仿真稱為_或_.18. 以EDA方式實現的電路設計文件,最終可以編程下載到_或_芯片中,完成硬件設計和驗證.19. 再初次安裝MAXplus軟件后的第一次對設計文件編程下載時,需要選擇的ByteB laster(MV)編程方式,次編程方式對應計算機的_編程下載通道,”MV”是_的意思.

9、20. 層次化設計是將一個大的設計項目分解為若干個子項目或若干個層次來完成的,先從底層的電路設計開始,然后在_的設計中逐級調用_的設計結果,直至實現系統電路的設計.單項選擇題1. MAXplus是( ).高級語言硬件描述語言EDA工程軟件綜合軟件2. MAXplus工具軟件具有( )等功能.編輯編譯編程以上均可3. 使用MAXplus工具軟件實現原理圖設計輸入,應采用( )方式.圖形編輯文本編輯符號編輯波形編輯4. 使用MAXplus的圖形編輯方式輸入的電路原理圖文件必須通過( )才能進行仿真驗證.編輯編譯綜合編程5. MAXplus的設計文件不能直接保護在( ).硬盤根目錄文件夾工程目錄6.

10、 使用MAXplus工具軟件實現文本設計輸入,應采用( )方式.圖形編輯文本編輯符號編輯波形編輯7. 使用MAXplus工具軟件建立仿真文本應采用( )方式.圖形編輯文本編輯符號編輯波形編輯8. 使用MAXplus工具軟件修改設計元件符號,應采用( )方式.圖形編輯文本編輯符號編輯波形編輯9. 在MAXplus工具軟件中,包括門電路,觸發器,電源,輸入,輸出等元件的元件庫是( )文件夾.maxplus2max2libmf maxplus2max2libmega_lpmmaxplus2max2libprim myedamygdf10. 在MAXplus工具軟件中,包括加法器,編碼器,譯碼器,計數

11、器,移位寄存器等74系列器件的元件庫是( )文件夾.maxplus2max2libmf maxplus2max2libmega_lpmmaxplus2max2libprim myedamygdf11. 在MAXplus工具軟件中包括參數可設置的與門ipm_and,參數可預置的三態緩沖器Ipm_bustei等元件的元件庫是( )文件夾.maxplus2max2libmf maxplus2max2libmega_lpmmaxplus2max2libprim myedamygdf12. 在MAXplus工具軟件中,完成編譯網表提取、數據庫建立、邏輯綜合、邏輯分割、適配、延時網表提取和編程文件匯編多等

12、操作，并檢查設計文件是否正確的過程稱為（）。編輯編譯綜合編程13在MAXplus集成環境下為圖形文件產生一個元件符號的主要用途是（）。仿真編譯綜合被高層次電路設計調用14方正是對電路設計的一種（）檢測方法。直接的間接的同步的異步的15執行MAXplus的（）命令，可以精確分析設計電路輸入與輸出波形間的延時量。Create Default Symbol SimulatorCompiler Timing Analyzer16執行MAXplus的（）命令，可以對設計電路進行功能仿真和時序仿真。Create Default Symbol SimulatorCompiler Timing Analyze

13、r17執行MAXplus的（）命令，可以為設計電路建立一個元件符號。Create Default Symbol SimulatorCompiler Timing Analyzer18執行MAXplus的（）命令，可以檢查設計電路錯誤。Create Default Symbol SimulatorCompiler Timing Analyzer19 MAXplus的波形文件類型是（）.scf .gdf .vhd .v20. MAXplus的圖形設計文件類型是（）。.scf .gdf .vhd .v2.4 同步練習參考答案填空題1 EDA工具2 授權3 硬件驅動程序drivers4 圖形、符號、文

14、本、波形5 工程目錄（文件夾）6 圖形編輯（Graphic Editor file）7 文本編輯（Text Editor file）8 基本9 老式宏函數（Old-style Macrofunctions）10 參數可設置俄強函數（Megafctions）11 編譯（Compiler）12 “Create Default Symbol”,調用13 模擬（Simulation）14 精確測量15 引腳鎖定16 .scf17 時序仿真，后仿真18 FPGA，CPLD19 并行口，混合電壓20 高層次，低層次單項選擇題1 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13.

15、 14. 15. 16. 17. 18. 19. 20. 三、VHDL填空題1 VHDL于1985年正式推出，是目前_的硬件描述語言.2 IEEE于1987年將VHDL采納為_標準.3 用VHDL書寫的源文件,既是_又是_,既是工程技術人員之間交換信息的文件,又可作為合同簽約者之間的文件.4 一般將一個完整的VHDL程序稱為_.5 用VHDL設計的電路,既可以被高層次的系統調用,成為系統的一部分,也可以作為一個電路的功能塊_和_.6 VHDL設計實體的基本結構由_,_,_,_和_等部分構成.7 _和_是設計實體的基本組成部分,它們可以構成最基本的VHDL程序.8 IEEE于1987年公布了VH

16、DL的_語法標準.9 IEEE于1993年公布了VHDL的_語法標準.10 根據VHDL語法規則,在VHDL程序中使用的文字,數據對象,數據類型都需要_.11 在VHDL中最常用的庫是_標準庫,最常用的程序包是_程序包.12 VHDL的實體由_部分和_組成.13 VHDL的實體聲明部分指定了設計單元的_或_,它是設計實體對外的一個通信界面,是外界可以看到的部分.14 VHDL的結構體用來描述設計實體的_或_,它由VHDL語句構成,是外界看不得奧的部分.15 在VHDL的端口聲明語句中,端口方向包括_,_,_和_.16 VHDL的數字文字包括_,_,_和_.17 VHDL的字符是以_括起來的數字

17、，字母和符號。18 VHDL的標志符名必須以_,后跟若干字母,數字和單個下劃線構成,但最后不能為_.19 VHDL的數據對象包括_,_和_,它們是用來存放各種類型數據的容器.20 VHDL的變量(VARIABLE)是一個_,只能在進程,函數和過程中聲明和使用.21 VHDL的信號(SIGNAL)是一種數值容器,不僅可以容納_,也可以保持_.22 常數(CONSTANT)是程序中的一個_的值,一般在_聲明. 23 VHDL的數據類型包括_,_,_和_.24 VHDL的標量型(Scalar Type）是氮元素的最基本數據類型，包括_,_,_和_.25 在VHDL轉盤那個,標準邏輯位數據有_種邏輯值

18、.26 VHDL的操作符包括_,_,_和_四類.27 在VHDL中,預定義的_可用于檢出時鐘邊沿,完成定時檢查,獲得未約束的數據類型的范圍等.28 VHDL的基本描述語句包括_和_.29 VHDL的順序語句只能出現在_,_和_中,是按程序書寫的順序自上而下,一條一條的執行.30 VHDL的并行語句在結構體中的執行是_的,其執行方式與語句書寫的順序無關.31 在VHDL的各種并行語句在結構體中的執行是_的,其執行方式與語句書寫的順序無關.32 VHDL的PROCESS(進程)語句是由_組成的,但其本身確實_.33 VHDL的并行信號賦值目標必須都有_.34 VHDL的子程序有_和_兩種類型.35

19、 VHDL的過程分為過程首和過程體兩部分,調用前需要將它們裝入_中.36 VHDL的函數分為i_和_兩部分,調用前需要將它們裝入程序包(Package)中.37 元件例化是將預先設計好的設計實體作為一個_,連接到當前設計實體中一個指定的_.38 在PC上或工作站利用VHDL進行項目設計,不允許在_下進行,必須在根目錄下為設計建立一個過程目錄(即文件夾).39 程序包是利用VHDLyuyan編寫的,其原程序也需要以_文件類型保存.40 VHDLde源文件是用EDA工具的文本編輯方式輸入的,因此稱為_.單項選擇題1. IEEE于1987年公布了VHDL的（）語法規則。 IEEESTD1076-19

20、87 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-19932. IEEE于1993年公布了VHDL的（）語法規則。 IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-19933. 一個能為VHDL綜合器接受，并能作為一個獨立的設計單元的完整的VHDL程序稱為（）。設計輸入設計輸出設計實體設計結構4. VHDL的設計實體可以被高層次的系統( ),成為系統的一部分.輸入輸出仿真調用5. VHDL常用的庫是( )標準庫.IEEE STD WORK PACKANG6. VHDL的實體聲明部分用來指定設計

21、單元的( ).輸入端口輸出端口引腳以上均可7. 一個實體可以擁有一個或多個( ).設計實體結構體輸入輸出8. 在VHDL的端口聲明語句中,用( )聲明端口為輸入方向. IN OUT INOUT BUFFFR9. 在VHDL的端口聲明語句中,用( )聲明端口為輸出方向. IN OUT INOUT BUFFFR10. 在VHDL的端口聲明語句中,用( )聲明端口為雙向方向. IN OUT INOUT BUFFFR11. 在VHDL的端口聲明語句中,用( )聲明端口為具有讀功能的輸出方向. IN OUT INOUT BUFFFR12. 在VHDL中用( )來吧特定的結構體關聯一個確定的實體,為一個大型系統的設計提供管理和進行工程組織.輸入輸出綜合配置13. 在VH