1、EDA 技術(shù)適用教程第 2 章 EDA設(shè)計(jì)流程及其工具 12.1 設(shè)計(jì)流程 KX康芯科技圖2-1 運(yùn)用于FPGA/CPLD的EDA開發(fā)流程 圖形輸入通常包括原理圖輸入、形狀圖輸入和波形圖輸入三種常用方法。 將電路的高級(jí)言語(如行為描畫)轉(zhuǎn)換成低級(jí)的，可與FPGACPLD的根本構(gòu)造相映射的網(wǎng)表文件。 適配器將綜合后的網(wǎng)表文件針對(duì)某一詳細(xì)的目的器件進(jìn)展邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯規(guī)劃布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作準(zhǔn)確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。 把適配后生成的下載或配置文件，經(jīng)過編程器或編程電纜向FPGA或CPLD芯片下載，以便進(jìn)展硬件

2、調(diào)試和驗(yàn)證。 直接對(duì)VHDL、原理圖描畫或其他描畫方式的邏輯功能進(jìn)展測(cè)試模擬。 接近真實(shí)器件運(yùn)轉(zhuǎn)特性的仿真。 22.1 設(shè)計(jì)流程 KX康芯科技2.1.1 設(shè)計(jì)輸入(原理圖HDL文本編輯) 1. 圖形輸入 形狀圖輸入波形圖輸入原理圖輸入在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖 2. HDL文本輸入 將運(yùn)用了某種硬件描畫言語(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)展編輯輸入。 32.1 設(shè)計(jì)流程 KX康芯科技2.1.2 綜合 整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或形狀圖形描畫，根據(jù)給定的硬件構(gòu)造組件和約束控制條件進(jìn)展編譯、優(yōu)化

3、、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描畫網(wǎng)表文件。 2.1.3 適配 將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目的器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。 42.1 設(shè)計(jì)流程 KX康芯科技2.1.4 時(shí)序仿真與功能仿真 時(shí)序仿真 接近真實(shí)器件運(yùn)轉(zhuǎn)特性的仿真 功能仿真 直接對(duì)VHDL、原理圖描畫或其他描畫方式的邏輯功能進(jìn)展測(cè)試模擬 2.1.5 編程下載 2.1.6 硬件測(cè)試 52.2 ASIC及其設(shè)計(jì)流程 KX康芯科技ASIC(Application Specific Integrated Circuits，公用集成電路) 圖2-2 ASIC分類 62.2 ASIC

4、及其設(shè)計(jì)流程 KX康芯科技2.2.1 ASIC設(shè)計(jì)方法 圖2-3 ASIC實(shí)現(xiàn)方法 7KX康芯科技2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 2.2.2 普通ASIC設(shè)計(jì)的流程 圖2-4 ASIC設(shè)計(jì)流程 82.

5、3 常用EDA工具 KX康芯科技2.3.1 設(shè)計(jì)輸入編輯器 2.3.2 HDL綜合器 FPGA Compiler II、DC-FPGA綜合器、Synplify Pro綜合器、LeonardoSpectrum綜合器和Precision RTL Synthesis綜合器 2.3.3 仿真器 VHDL仿真器 Verilog仿真器 Mixed HDL仿真器 其他HDL仿真器 2.3.4 適配器 2.3.5 下載器92.4 QuartusII 簡介 KX康芯科技圖1-9 Quartus II設(shè)計(jì)流程 上排所示的是Quartus II編譯設(shè)計(jì)主控界面，它顯示了Quartus H自動(dòng)設(shè)計(jì)的各主要處置環(huán)節(jié)和設(shè)

6、計(jì)流程 。 下排是與上面的Quartus II設(shè)計(jì)流程相對(duì)照的規(guī)范的EDA開發(fā)流程。 102.5 IP核簡介 KX康芯科技IP (Intellectual Property) 軟IP 固IP 硬IP 軟IP是用VHDL等硬件描畫言語描畫的功能塊，但是并不涉及用什么詳細(xì)電路元件實(shí)現(xiàn)這些功能。可修正 固IP是完成了綜合的功能塊。它有較大的設(shè)計(jì)深度，以網(wǎng)表文件的方式提交客戶運(yùn)用。可調(diào)用 硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：具有掩模硬IP的可編程FPGA/CPLD芯片。 可運(yùn)用11習(xí) 題 KX康芯科技1-1 表達(dá)EDA的FPGA/CPLD設(shè)計(jì)流程。 1-2 IP是什么？IP與EDA技術(shù)的關(guān)系是什么？ 1-3