1、9.1 引言引言 可編程邏輯器件可編程邏輯器件(PLD)是在半導體存儲器基礎上是在半導體存儲器基礎上發展起來的一種發展起來的一種大規模集成電路大規模集成電路，它通過改變外加的，它通過改變外加的二進制碼，而不必去改變電路的硬件，就可以改變電二進制碼，而不必去改變電路的硬件，就可以改變電路的邏輯功能。路的邏輯功能。 第第9 9章章 可編程邏輯器件可編程邏輯器件 可編程邏輯器件大致經歷了從可編程邏輯器件大致經歷了從PROM、PLA、PAL、GAL、EPLD、FPGA、 CPLD的發展過程，在結構、工的發展過程，在結構、工藝、集成度、功能、速度和靈活性方面都有很大的改進和藝、集成度、功能、速度和靈活性

2、方面都有很大的改進和提高。提高。 9.2可編程邏輯器件的發展可編程邏輯器件的發展 1. 70年代，熔絲編程的年代，熔絲編程的PROM和和PLA器件。器件。 2. 70年代末，年代末，PAL器件。器件。 3. 80年代初，比年代初，比PAL使用更靈活的使用更靈活的GAL器件。器件。 4 . 80年代中期，提出現場可編程概念，世界上第一片年代中期，提出現場可編程概念，世界上第一片FPGA器件出現，同時推出器件出現，同時推出EPLD(Erasable Programmble Logic Device)器件，較器件，較GAL器件有更高的集成度，可以用器件有更高的集成度，可以用紫外線或電擦除。紫外線或電

3、擦除。 5. 80年代末，在系統可編程技術，并且推出了一系列具年代末，在系統可編程技術，并且推出了一系列具備在系統可編程能力的器件備在系統可編程能力的器件CPLD（復雜可編程邏輯器（復雜可編程邏輯器件）。件）。 1 1GALGAL器件的結構器件的結構9.3 可編程邏輯器件的結構可編程邏輯器件的結構輸入緩沖器輸入緩沖器與陣列與陣列固定或門固定或門輸出邏輯宏單元輸出邏輯宏單元 1 1. IN1和和IN2為輸入信號，經緩沖門輸出為輸入信號，經緩沖門輸出IN1和和IN2的原、的原、反變量輸入與陣列。反變量輸入與陣列。 2. GAL器件與邏輯是可編程的，或邏輯固定。可編程器件與邏輯是可編程的，或邏輯固定

4、。可編程與門的輸出等于圖中點黑點的輸入信號的與邏輯。與門的輸出等于圖中點黑點的輸入信號的與邏輯。 3.內部控制信號內部控制信號A用來控制輸出二選一數據用來控制輸出二選一數據MUX的輸的輸出，當出，當A為為0時，可以實現組合邏輯電路；當時，可以實現組合邏輯電路；當A為為1時，可時，可以實現時序邏輯電路。控制信號以實現時序邏輯電路。控制信號B控制三態反相器處于控制三態反相器處于工作狀態還是高阻狀態。當工作狀態還是高阻狀態。當B為為1時，三態門處于工作狀時，三態門處于工作狀態；當態；當B為為0時，則三態反相器為高阻狀態。內部控制信時，則三態反相器為高阻狀態。內部控制信號狀態由計算機編程自動生成。號狀

5、態由計算機編程自動生成。 GAL的結構的結構 2 2CPLD的結構的結構 多個與多個與GAL器件內部結構相似的宏單元器件內部結構相似的宏單元每個宏單元每個宏單元有多個有多個I/O連接端與連接端與IC的的外引線連接外引線連接通過可編程連接陣列與控制信號連接通過可編程連接陣列與控制信號連接 MAXEPM7128S MAXEPM7128S為為ALTERA公司的公司的CPLD器件器件,具有具有2500個可用門，個可用門，128個個宏單元。宏單元。 MAXEPM7128S的引腳說明的引腳說明 引腳名引腳名引腳號引腳號引腳功能引腳功能INPUT/GCLK183輸入輸入/全局時鐘全局時鐘1INPUT/GCL

6、Rn1輸入輸入/全局清零全局清零INPUT/OE184輸入輸入/輸出使能輸出使能1INPUT/OE2/GCLK22輸入輸入/輸出使能輸出使能2/全局時鐘全局時鐘2TDI14編程數據輸入編程數據輸入TMS23編程模式選擇編程模式選擇TCK62編程時鐘編程時鐘TDO71編程數據輸出編程數據輸出GNDINT42,825V電壓地端電壓地端GNDIO7,19,32,47,59,72I/O地地VCCINT(5.0V Only)3,435V電壓輸入端電壓輸入端I/O4、5、6等等68個個輸入輸出引腳輸入輸出引腳 3. FPGA的結構的結構 它由它由3種可編程單元和一個種可編程單元和一個用于存放編程數據的靜態

7、存儲用于存放編程數據的靜態存儲器組成。這器組成。這3種可編程單元是：種可編程單元是：輸入輸入/輸出模塊（輸出模塊（IOB，I/O Block）、邏輯單元（）、邏輯單元（LE）和）和互連資源（互連資源（IR，Inter- connect Resource）。它們的）。它們的工狀態全都由數據存儲器工狀態全都由數據存儲器中的數定。中的數定。 ， FPGA的基本邏輯單元的基本邏輯單元LE是由可編程的查找表是由可編程的查找表（LUT，Look-Up Table）構成。典型的）構成。典型的FPGA器件如器件如Altera的的Cyclone、Stratix系列，系列，Xilinx的的Spartan、Virt

8、ex系列等。系列等。LUT本質上就是一個本質上就是一個RAM。目前。目前FPGA中多使用中多使用4輸入的輸入的LUT，所以每一個，所以每一個LUT可以可以看成一個有看成一個有4位地址線的位地址線的161位的位的RAM。當用戶通。當用戶通過原理圖或硬件描述語言描述了一個邏輯電路以后，過原理圖或硬件描述語言描述了一個邏輯電路以后，FPGA開發軟件會自動計算邏輯電路的所有可能的結開發軟件會自動計算邏輯電路的所有可能的結果，并把結果事先寫入果，并把結果事先寫入RAM，每輸入一個信號進行，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對邏輯運算就等于輸入一個地址進行查表，找出地址對應的內

9、容，然后輸出即可。應的內容，然后輸出即可。用用LUTLUT實現實現4 4輸入與門邏輯輸入與門邏輯 實際邏輯電路實際邏輯電路a,b,c,d 輸入輸入邏輯輸出邏輯輸出0000000010.11111LUTLUT的實現方式的實現方式地址地址RAM中存儲的內容中存儲的內容0000000010.11111. FPGA中的中的LE一般包含一個一般包含一個LUT、一個、一個D觸發器觸發器和相和相關的邏輯。這樣，關的邏輯。這樣，LE即可實現組合邏輯，又可實現即可實現組合邏輯，又可實現時序時序邏輯。邏輯。 如實現時序邏輯：如實現時序邏輯：n+1()QDAB CD虛線部分的組合虛線部分的組合邏輯可由邏輯可由LUT

10、實實現現D觸發器觸發器實實現時序邏輯現時序邏輯 9.4 9.4 用可編程邏輯器件實現基本邏輯電路用可編程邏輯器件實現基本邏輯電路9.4.19.4.1傳統的電子設計與傳統的電子設計與可編程邏輯器件可編程邏輯器件設計比較設計比較設計一個邏輯電路實現邏輯函數設計一個邏輯電路實現邏輯函數 BCBAX1.1.傳統的電子設計流程傳統的電子設計流程第一步：設計電路，畫出實現邏輯函數的邏輯圖第一步：設計電路，畫出實現邏輯函數的邏輯圖 第二步：選擇相應的邏輯元器件第二步：選擇相應的邏輯元器件ICIC，通過各通過各ICIC邏輯門的正確連接，實現相應的邏輯功能。邏輯門的正確連接，實現相應的邏輯功能。第三步：進行電路

11、的實際調試與測試。第三步：進行電路的實際調試與測試。2. 2. PLD設計流程設計流程 首先根據設計要求寫出相應的邏輯表達式，在計首先根據設計要求寫出相應的邏輯表達式，在計算機上利用算機上利用PLD軟件通過原理圖輸入方式或硬件描軟件通過原理圖輸入方式或硬件描述語言（述語言（HDL）輸入方式輸入邏輯設計描述，經計）輸入方式輸入邏輯設計描述，經計算機仿真驗證后，下載到算機仿真驗證后，下載到PLD器件中。器件中。 例如，選用例如，選用Altera公司的公司的PLD器件器件EPM7128S來來實現邏輯函數實現邏輯函數 PLD內部引腳內部引腳27、28和和29被設置為輸入端被設置為輸入端A、B和和C ，

12、引腳，引腳73被設置為輸出端被設置為輸出端X。本設計實例僅利用了。本設計實例僅利用了CPLD內部很少的資源，可以在內部很少的資源，可以在CPLD中寫入數以百中寫入數以百計的邏輯表達式，并且可重復擦寫。計的邏輯表達式，并且可重復擦寫。BCBAX3. 3. 傳統的電子設計與傳統的電子設計與PLDPLD設計比較設計比較 自頂向下的設計，自頂向下的設計，采采用硬件描述語言作為設計用硬件描述語言作為設計輸入。用輸入。用HDLHDL對數字電子對數字電子系統進行抽象的行為與功系統進行抽象的行為與功能描述，從而可以在電子能描述，從而可以在電子設計的各個階段、各個層設計的各個階段、各個層次進行計算機模擬驗證，次

13、進行計算機模擬驗證，保證設計過程的正確性。保證設計過程的正確性。可以大大降低設計成本，可以大大降低設計成本，縮短設計周期。縮短設計周期。 傳統電子設計方法的特點：傳統電子設計方法的特點： PLDPLD設計的特點設計的特點: : 自底向上設計方法，自底向上設計方法，在這個設計過程中的任一在這個設計過程中的任一時刻，最底層目標器件的時刻，最底層目標器件的更換都可能需要重新開始更換都可能需要重新開始設計。設計。復雜電路的設計、復雜電路的設計、調試十分困難。如果某一調試十分困難。如果某一設計過程存在錯誤，查找設計過程存在錯誤，查找和修改十分不便。設計過和修改十分不便。設計過程中產生大量文檔，不易程中產

14、生大量文檔，不易管理，可移植性差。只有管理，可移植性差。只有在設計出樣機后才能進行在設計出樣機后才能進行實測。實測。 9.4.29.4.2可編程邏輯器件開發環境及設計實例可編程邏輯器件開發環境及設計實例 1.1.可編程邏輯器件的開發環境可編程邏輯器件的開發環境 PLD生產商都有自己的生產商都有自己的EDA軟件包，它將開發軟件包，它將開發PLD器器件的各個功能模塊集成在同一個件的各個功能模塊集成在同一個EDA設計環境中，便于使設計環境中，便于使用者開發其公司的用者開發其公司的PLD產品。產品。 2 . PLD器件器件具體編程步驟如下：具體編程步驟如下： (1) (1) 設計輸入：設計輸入：打開打

15、開PLD設計設計套件，進入設計套件，進入設計輸入狀態。目前常用的可編程數字系統設計輸入方輸入狀態。目前常用的可編程數字系統設計輸入方式分別為原理圖輸入方式、硬件描述語言輸入和二式分別為原理圖輸入方式、硬件描述語言輸入和二者的混合輸入方式。者的混合輸入方式。 (2) (2) 通過軟件對設計輸入進行綜合：將原理圖通過軟件對設計輸入進行綜合：將原理圖或或HDLHDL語言描述綜合為二進制文件。該二進制文件語言描述綜合為二進制文件。該二進制文件可以準確地描述要實現的邏輯電路，將該二進制文可以準確地描述要實現的邏輯電路，將該二進制文件下載的件下載的PLD器件內。通過編程可以改變器件內。通過編程可以改變PL

16、D內部內部的電氣連接，從而實現所需的特定功能。的電氣連接，從而實現所需的特定功能。 (3) (3) 對綜合后的文件進行功能仿真：波形仿真對綜合后的文件進行功能仿真：波形仿真器可以對所設計的項目進行仿真，從而檢查邏輯電器可以對所設計的項目進行仿真，從而檢查邏輯電路功能的正確性。如果仿真結果正確，就可以將設路功能的正確性。如果仿真結果正確，就可以將設計下載到計下載到PLD器件中。并通過實際輸入信號和輸出器件中。并通過實際輸入信號和輸出的狀態對邏輯電路進行測試。的狀態對邏輯電路進行測試。 ALTERA公司的公司的DE2開發板開發板 可編程可編程器件器件 例：用例：用Altera公司的公司的 FPGA

17、實現邏輯函數實現邏輯函數 1.1.設計輸入：設計輸入：打開打開Altera公司提供的公司提供的PLD設計設計 套件套件Quartus II。BCBAX采用原理采用原理圖圖完成設計完成設計輸輸入，計算入，計算機機顯示界面。顯示界面。采用采用Verilog HDL語言輸入語言輸入方式，方式，計算機計算機顯示界面。顯示界面。2.2.設計仿真設計仿真采用采用Quartus II設計套件對兩種輸入方式設計套件對兩種輸入方式進行仿真，計算機顯示界面如圖：進行仿真，計算機顯示界面如圖：原理圖和原理圖和Verilog語言語言輸入方式都可以實現輸入方式都可以實現要求的邏輯功能。要求的邏輯功能。* *9.5 9.

18、5 可編程邏輯器件的編程和配置可編程邏輯器件的編程和配置 CPLD和和FPGA在實現邏輯設計時可以在未設計具在實現邏輯設計時可以在未設計具體電路時，就把芯片焊接在印制電路板上，在設計調試體電路時，就把芯片焊接在印制電路板上，在設計調試時可以任意改變時可以任意改變PLD內部內部的硬件邏輯關系，而不必改變的硬件邏輯關系，而不必改變電路板的結構。電路板的結構。 目前常見的可編程邏輯器件的編程工藝有兩種：目前常見的可編程邏輯器件的編程工藝有兩種： 1 1基于電可擦除存儲單元的基于電可擦除存儲單元的EEPROM或或Flash技術。技術。CPLD一般使用此技術進行編程。一般使用此技術進行編程。CPLD被編

19、程后改變被編程后改變了電可擦除存儲單元中的信息，掉電后可保持了電可擦除存儲單元中的信息，掉電后可保持。 2 2基于基于SRAM查找表的編程技術查找表的編程技術。FPGA一般使用該一般使用該技術進行編程。編程信息是保持在技術進行編程。編程信息是保持在SRAM中的，掉電后中的，掉電后立即丟失，下次上電時，還需要重新載入編程信息，因立即丟失，下次上電時，還需要重新載入編程信息，因此該類器件的編程一般稱為配置此該類器件的編程一般稱為配置(Configure)。 CPLD編程和編程和FPGA配置可以使用專用的編程設備，配置可以使用專用的編程設備，也可以使用下載電纜。也可以使用下載電纜。 如如Altera

20、的的ByteBlaster并行下載電纜，一端連并行下載電纜，一端連接接PC機的并行打印口，另一端連接需要編程或配置的機的并行打印口，另一端連接需要編程或配置的器件，與器件，與Altera公司的設計套件配合就可以對該公司公司的設計套件配合就可以對該公司的多種的多種CPLD和和FPGA進行配置或進行配置或編程。編程。 ByteBlaster并行下載電纜與并行下載電纜與Altera器件的接口一器件的接口一般是般是10芯的接口芯的接口： 1010芯下載接口芯下載接口 10.3.2.1 穩壓電源的技術指標穩壓電源的技術指標 在線編程就是當系統上電并正常工作時，計算機通在線編程就是當系統上電并正常工作時，

21、計算機通過系統過系統中中CPLD編程編程接口直接對其進行編程，器件在編接口直接對其進行編程，器件在編程后立即進入正常工作狀態。程后立即進入正常工作狀態。 9.5.1 9.5.1 CPLD的在線編程的在線編程 Altera的的MAX7000系列系列CPLD是采用是采用IEEE 1149.1 JTAG 接口方式對器件進行編程接口方式對器件進行編程 ： 與計算機并與計算機并口相連口相連 CPLDCPLD器件器件ByteBlasterByteBlaster 10.3.2.1 穩壓電源的技術指標穩壓電源的技術指標 在在FPGA內部，有許多可編程的多路器、邏輯、互聯內部，有許多可編程的多路器、邏輯、互聯線

22、結點和線結點和RAM初始化內容等，都需要配置數據來控制。初始化內容等，都需要配置數據來控制。FPGA中的配置中的配置RAM (Configuration RAM)就起到這樣一就起到這樣一個作用，它存放了配置數據的內容。由于斷電后個作用，它存放了配置數據的內容。由于斷電后RAM內內容消失，所以容消失，所以FPGA的配置數據一般都下載到相應的配置的配置數據一般都下載到相應的配置芯片內，上電后自動加載到芯片內，上電后自動加載到FPGA內內。 9.5.2 FPGA 9.5.2 FPGA的配置的配置 Altera公司的公司的FPGA系列器件的配置數據可以使用系列器件的配置數據可以使用3種方式載入到目標器件中種方式載入到目標器件中： 1.FPGA主動（主動（Active）方式）方式 2.FPGA被動（被動（Passive）方式方式 3 3.JTAG配置配置 1.FPGA主動配置方式主動配置方式：FPGA主動輸出控制和同步主動輸出控制和同步配置時鐘信號給配置時鐘信號給Altera的專用串行配置芯片，在配置芯片的專用串行配置芯片，在配置芯片收到命令后，就把配置數據發到收到命令后，就把配置數據發到FPGA，完成，完成配