1、 第四章 邏輯設計技術 第一節第一節 MOS管的串、并聯特性管的串、并聯特性晶體管的驅動能力是用其導電因晶體管的驅動能力是用其導電因子子來表示的，來表示的，值越大，其驅值越大，其驅動能力越強。多個管子的串、并動能力越強。多個管子的串、并情況下，其等效導電因子應如何情況下，其等效導電因子應如何推導？推導？一、兩管串聯：一、兩管串聯：VdVsIds effVgT1 1T2 2VsVdVgVm設：Vt相同，工作在線性區。將上式代入1得：由等效管得： )1(2211 VVVVVVIDTGMTGDS )2(2222 VVVVVVIMTGSTGDS VVVVVVVVVIIDTGSTGMTGDSDS 221

2、12212221 )3(222121 VVVVVVIDTGSTGDS )4(22 VVVVVVIDTGSTGeffDS比較3）（4得：同理可推出N個管子串聯使用時，其等效增益因子為：212 eff Niieff111二、兩管并聯： 同理可證，N個Vt相等的管子并聯使用時： )(222121VVVVVVIIIDTGSTGDSDSDS2122effeffDSVVVVVVIDTGSTGNiieff1VdVsIds effVgT1 1T2 2VsVdVgVg 第二節 各種邏輯門的實現一、與非門：baXVddVssXba與非門電路的驅動能力 在一個組合邏輯電路中，為了使各種組合門電路之間能夠很好地匹配，

3、各個邏輯門的驅動能力都要與標準反相器相當。即在最壞工作條件下，各個邏輯門的驅動能力要與標準反相器的特性相同。設：標準反相器的導電因子為n=p， 邏輯門：n1=n2=n p1=p2=pV0VddVssViTpTn（1a，b=1，1時，下拉管的等效導電因子：effn=n/2（2a，b=0，0時，上拉管的等效導電因子：effp=2p（3a，b=1，0或0，1時，上拉管的等效導電因子：effp=p綜合以上情況，在最壞的工作情況下，即：（1）、（3），應使： effp=p=p effn=n/2=n 即要求p管的溝道寬度比n管大1.25倍以上。VddVssXba25.15.25.022/)()(2/)(p

4、nnpnoxnpoxppnnpoxWWLWCLWCLWC二、或非門：baXV ddV ssXbaT p2T p1T n1T n2(1)當a，b=0，0 時，上拉管的等效導電因子：effp=p/2(2)當a，b=1，1時，下拉管的等效導電因子：effn=2n(3)當a，b=1，0或0，1時，下拉管的等效導電因子：effn=n綜合以上情況，在最壞的工作情況下，即：（1）、（3），應使： effp=p/2=p effn=n=n 即： p=2n 所以 Wp/Wn=2n/p 22.5=5 即要求p管的寬度要比n管寬度大5倍才行。V ddV ssXbaT p2T p1T n1T n2三、CMOS與或非門:

5、cdabXxVssacbdVddabcd(1)a,b,c,d=0,0,0,0 時：effp=p(2)a,b,c,d=1,1,1,1時： effn=n(3)a,b,c,d有一個為1時：effp=2p/3(4)a,b,c,d=1,1,0,0 或 a,b,c,d=0,0,1,1時： effn=n/2(5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1時： effp=p/2綜合以上情況，在最壞的工作情況下，即：（4）、（5），應使： effp=p/2=p effn=n/2=n 那么： Wp/Wn=n/p2.5xVssacbdVddabcd四、CMOS傳輸門（1單管

6、傳輸門 一個MOS管可以作為一個開關使用，電路中Cl是其負載電容。當Vg=0時，T截止，相當于開關斷開。當Vg=1時，T導通，相當于開關合上。VgViTClVoVo/（Vg-Vt）11Vi/（Vg-Vt）Vo=Vg-Vt ViVg-Vt時：輸入端處于開啟狀態，設初始時Vo=0，則Vi剛加上時，輸出端也處于開啟狀態，MOS管導通，溝道電流對負載電容Cl充電，至Vo=Vi。 ViVg-Vt時：輸入溝道被夾斷，設初使VoVg-Vt，則Vi剛加上時，輸出端導通，溝道電流對Cl充電，隨著Vo的上升，溝道電流逐漸減小，當Vo=Vg-Vt時，輸出端也夾斷，MOS管截止，Vo保持Vg-Vt不變。 綜上所述：

7、VgVg-Vt時，MOS管無損地傳輸信號 ViVg-Vt時，Vo=Vg-Vt信號傳輸有損失，為不使Vo有損失需增大Vg。（2CMOS傳輸門0 1 2 3 4 5 ViV o54321雙管通N管通P管通ViV oVdd 為了解決NMOS管在傳輸時的信號損失，通常采用CMOS傳輸門作為開關使用。它是由一個N管和一個P管構成。工作時，NMOS管的襯底接地，PMOS管的襯底接電源，且NMOS管柵壓Vgn與PMOS管的柵壓Vgp極性相反。Vgp=1，Vgn=0時：雙管截止，相當于開關斷開；Vgp=0，vgn=1時：雙管有下列三種工作狀態：ViVgn+Vtn N管導通， Vi Vgp+|Vtp| P管截止

8、 Vi通過n管對Cl充電至：Vo=ViViVgp+|Vtp| P管導通 Vi通過雙管對Cl充電至：Vo=ViVi Vgn+Vtn N管截止，Vi Vgp+|Vtp| P管導通 Vi通過P管對Cl充電至：Vo=Vi通過上述分析，CMOS傳輸門是較理想的開關，它可將信號無損地傳輸到輸出端。五、異或門與同或門（1異或門：bababaXabVddVssabxVssabVddababab簡化的電路： T1，T2組成一個標準反相器，T3，T4組成CMOS傳輸門，T5，T6是一個特殊的CMOS反相器。BAVddT2T1T4T3T6T5XBB（1當B=1時，傳輸門斷開，特殊反相器工作：（2當B=0時，特殊反相

9、器不工作，傳輸門把A 送到X：X=AA B X 所以 ： 1 1 0 0 1 1 1 0 1 0 0 0AX BABABAXBAVddT2T1T4T3T6T5XBB（2同或門：AVddBXT6T2T1T3 T4T7T5BABAABX T6、T7總是導通的：總是導通的： A B X 0 0 1 1 0 0 0 1 0 1 1 1A,B=0,0時：時：T1, T2,T3,T4關，關，T5通，通，Vdd通過通過T7充電，充電，X=1；A,B=1,0時：時：T1,T3關，關，T2,T5通，通，T5通，通，T7，T5，T4形成通形成通路，路，X=0；A,B=0,1時：時：T1, T3通，通，T2,T4關

10、，關，T5通，通，T7，T5，T3形成通形成通路，路，X=0；A,B=1, 1時：時：T1, T2,T3,T4通，通，T5關，關，Vdd通過通過T7充電，充電，X=1。AVddBXT6T2T1T3 T4T7T5本章余下的內容：第三節 可編程邏輯陣列 PLAThe Programmable Logic Array）第四節 觸發器 （FlipFlop） 1靜態觸發器Staitic FlipFlop） 2動態觸發器Dy FlipFlop） 3準靜態觸發器（ FlipFlop）第五節 存儲器 （Memory） 1. 只讀存儲器ROM）：（EPROM，EEPROM） 2. 隨機存儲器RAM）：（動態隨機

11、存儲器DRAM， 靜態隨機存儲器SRAM）第六節 交通燈以上內容由于在課中已詳細討論過，所以本課不作詳細介紹了。 Giga-Scale System-On-A-Chip SOC中的中的EDA關鍵技術關鍵技術SOC對對EDA技術的挑戰技術的挑戰國際合作國際合作SOC研究中的研究中的EDA課題課題目前在目前在SOC方面的研究工作方面的研究工作Verification TechnologiesA system-on-a-chip may have significant advantages in performance, power consumption, volume, weight, and

12、 overall cost. exponential decrease of feature size - Interconnect delay - Coupling noise - EMIDesign Complexity C1 x C2Productivity Gap Chip Capacity and Designer ProductivityLogic Transistors/Chip(K)Transistors/Staff-Month1101001000100001000001000000100000001010010001000010000010000001000000010000

13、0000201919821990200058%/Yr. Complexitygrowth rate 21%/Yr. Productivity growth rate How to model the interaction of various heterogeneous functional blocks in a SOC for overall system-level simulation and optimization? How to certify known-good designs under both functional specification and performa

14、nce constraints, etc. 2. 國際合作國際合作SOC研究中的研究中的EDA課題課題參加單位：三方六校參加單位：三方六校 美國：美國： UCLA, Prof. Jason Cong UCSB, Prof. K.C. Cheng 中國大陸：清華大學中國大陸：清華大學(Tsinghua), 北京大學北京大學(PKU), 中國臺灣：新竹清華大學中國臺灣：新竹清華大學(NTHU), Prof. C.L. Liu, Y.L. Lin, C.W. Wu, T.T. Lin 新竹交通大學新竹交通大學(NJTU), J.Y. Zhou目的：研究目的：研究SOC中中EDA關鍵技術關鍵技術方式：

15、分工合作，相互交流，各自申請經方式：分工合作，相互交流，各自申請經費費專用電路、內存等，軟件部分是在微處理器中執行的軟件。-依托于依托于VLSI的發展和軟硬件的集成，嵌的發展和軟硬件的集成，嵌入式系統的性能和規模都正以驚人的速入式系統的性能和規模都正以驚人的速度發展著。根據國際數據公司的調查，度發展著。根據國際數據公司的調查，雖然在雖然在2019年年PC機占據了美國整個網絡機占據了美國整個網絡訪問設備市場的訪問設備市場的96，但應用嵌入系統，但應用嵌入系統技術的產品，如機頂盒、網絡電話、技術的產品，如機頂盒、網絡電話、PDA(Personal Digital Assistant)等，將在等，將

16、在2019年達到年達到50的市場占有率，并在的市場占有率，并在2019年超過年超過PC機的市場占有率。機的市場占有率。系統描述綜合/驗證分析/模仿物理布圖提取/驗證CAD 數據庫用戶界面設計流程管理測試/診斷 設計描述 系統劃分與綜合 芯片級的布圖技術 驗證 測試與診斷 原則：盡可能利用市場已有的軟件，研究那些SOC設計中還沒有的或目前還不能適應的EDA技術和軟件。 SOC Design EnvironmentCode Generation for Retargetable Compiler and Assembler GeneratorDesign PartitioningDSP Synth

17、esis and OptimizationFPGA Synthesis and Technology MappingASIC SynthesisInterconnect-Driven High-level SynthesisSynthesis for IP ReusePhysical Synthesis for Full-Chip AssemblyEmbedded ProcessorsDSPsEmbedded FPGAsCustomized LogicVHDL/CCo-SimulationDesign SpecVHDL/CVHDL/CCo-SimulationDesign SpecVHDL/C 高層次綜合： - VHDL RTL - Scheduling and Allocation/ Binding - data path and controller - constraints: timing; power; area; - layout drivenCo-simulation Design MethodologyCoSimulationSystem-level SpecificationC/VHDLCoSimulationHWVHDLH