1、第二章Altera公司可編程邏輯器件2.1 Altera器件的命名 EPF 10K100E B C 356 1 X 器件系列 可選后綴 EP：APEX 20K、APEX 20KB、ACEX1K、Classic 表示特殊的器件選項或發貨方式 EPF：FLEX 10K、FLEX 6000、FLEX 8000 C：裝載架 EPC：配置芯片 DX：帶有 ClockLock 和 ClockBooster EPM：MAX 7000、MAX 3000、MAX 9000 FLEX 10K 器件 ES：工程樣片 器件類型 F：固定編程算法 H：特殊的包裝發貨方式，主要針對 EP：20K100、20K200、20

2、K400、20K30E、20K60E、 MAX 7000 器件 20K100E、20K160E、20K200E、20K300E、20K400E、 P：在所選器件上的特殊的 PCI 一致性 20K600E、20K1000E、20K1500E、1K10、1K30、1K50、 T：器件永久地設置成 Turbo（高速）模式 1K100、6001、610、6101、9001、910、9101、18001、1801 X：帶有 PLL 和 LVD 的 APEX 20K、 EPF：10K10、10K20、10K30、10K40、10K50、10K70、 PEX 20KE、FLEX 10K 和 FLEX 10K

3、E 器件 10K100、10K50V、10K130V、10K10A、10K30A、 10K100A、10K250A、10K30E、10K50E、10K100E、 10K130E、10K200E、10K50S、10K200S、10K100B、 6016、6010A、6016A、6024A、8282A、8282AV、 8452A、8636A、8820A、81188A、81500A 速度等級 EPC：1064、1064V、1213、1441、1、2、4、8、16 EPM：7032、7064、7096、7032S、7064S、7128S、7160S、 引腳數目 7192S、7256S、7128A、72

4、56A、7032AE、7064AE、 7128AE、7256AE、7512AE、7032B、7064B、7128B、 7256B、7512B、3032A、3064A、3128A、3256A、9320、 工作溫度 9400、9480、9560、9320A、9560A C：民用品溫度（0C70C） 封裝形式 I：工業品溫度（ 40C85C） B：Ball-Grid Array（BGA） D：Ceramic Dual In-line Package（CerDIP） F：FineLine BGA（FBGA） G：Ceramic Pin-grid Array（PGA） L：Plastic J-lead

5、Chip Carrier（PLCC） P：Plastic Dual In-line Package（PDIP） Q：Plastic Quad Flat Pack（PQFP） R：Power Quad Flat Pack（RQFP） S：Plastic Small-Outline Integrated Circuit（SOIC） T：Thin Quad Flat Pack（TQFP） U：Ultra FineLine BGA（UFBGA） 圖2.1 APEX 10K、APEX 20K、FLEX、ACEX 1K、MAX、Classic器件和配置芯片的命名方法圖2.2 APEX 20KC、APEX

6、、Mercury、Excalibur和Stratix器件的命名方法 E P 1 M 1 2 0 F 4 8 4 C 7 A 器 件 系 列 可 選 后 綴 E P ： A P E X 2 0 K C 表 示 特 殊 的 器 件 選 項 或 發 貨 方 式 E P 2 A ： A P E X A ： 鋁 處 理 E P X A ： 基 于A R M 的E x calib u r E S ： 工 程 樣 片 E P X M ： 基 于M IP S 的E x calib u r E P 1 M ： M ercu ry E P 1 S ： S tratix 器 件 類 型 E P ： 2 0 K 2

7、0 0 C ,2 0 K 4 0 0 C ,2 0 K 6 0 0 C 2 0 K 1 0 0 0 C ,2 0 K 1 5 0 0 C 速 度 等 級 E P 2 A ： 1 5 ,2 5 ,4 0 ,7 0 ,9 0 E P X A ： 1 ,4 ,1 0 E P X M ： 1 ,4 ,1 0 E P 1 M ： 1 2 0 ,3 5 0 工 作 溫 度 E P 1 S ： 1 0 ,2 0 ,2 5 ,3 0 ,4 0 ,6 0 ,8 0 ,1 2 0 C ： 民 用 品 溫 度 （ 0 C 7 0 C ） I： 工 業 用 品 溫 度 （ 4 0 C 8 5 C ） 封 裝 形 式

8、引 腳 數 目 B ： B all-G rid A rray（ B G A ） F ： F in eL in e B G A （ F B G A ） 圖2.1和圖2.2給出了Altera公司各個系列的PLD以及器件命名方法。有關器件的具體封裝形式、引腳數目、速度等級、工作溫度、工作電壓等性能參數，請瀏覽Altera公司的網站（http:/），也可與器件銷售商聯系。2.2 Altera常用器件2.2.1 MAX 7000器件1MAX 7000性能特點MAX 7000器件與MAX 9000及MAX 5000器件都是基于乘積項結構的PLD，特別適用于實現高速、復雜的組合邏輯。MAX 7000器件是基

9、于Altera公司第二代MAX結構，采用先進的CMOS EEPROM技術制造的。MAX 7000器件提供多達5000個可用門和在系統可編程（ISP）功能，其引腳到引腳延時快達5ns，計數器頻率高達175.4MHz。各種速度等級的MAX 7000S、MAX 7000A/AE/B和MAX 7000E器件都遵從PCI總線標準。MAX 7000器件具有附加全局時鐘，輸出使能控制，連線資源和快速輸入寄存器及可編程的輸出電壓擺率控制等增強特性。MAX 7000S器件除了具備MAX 7000E的增強特性之外，還具有JTAG BST邊界掃描測試，ISP在系統可編程和漏極開路輸出控制等特性。MAX 7000器件

10、可100%模仿TTL，可高密度地集成SSI（小規模集成）、MSI（中規模集成）和LSI（大規模集成）等器件的邏輯。它也可以集成多種PLD，其范圍從PAL、GAL、22V10一直到MACH和pLSI器件。MAX 7000器件在速度，密度和I/O資源方面可與通用的掩膜式門陣列相媲美，可以用作門陣列的樣片設計。MAX 7000器件有多種封裝類型，包括PLCC、PGA、PQFP、RQFP和TQFP等。MAX 7000器件采用CMOS EEPROM 單元實現邏輯功能。這種用戶可編程結構可以容納各種各樣的、獨立的組合邏輯和時序邏輯功能。在開發和調試階段，可快速而有效地反復編程MAX 7000器件，并保證可

11、編程，擦除100次以上。MAX 7000器件提供可編程的速度/功耗優化控制。在設計中，使影響速度的關鍵部分工作在高速、全功率狀態，而其余部分工作在低速、小功耗狀態。速度/功耗優化特性允許設計者把一個或多個宏單元配置在50%或更低的功耗下而僅增加一個微小的延遲。MAX 7000器件也提供了一個旨在減小輸出緩沖器電壓擺率的配置項，以降低沒有速度要求的信號狀態切換時的瞬態噪聲。除44引腳的器件之外，所有MAX 7000器件的輸出驅動器均能配置在3.3V或5.0V 電壓下工作。MAX 7000器件允許用于混合電壓的系統中。MAX 7000器件由Quartus和MAX+PLUS 開發系統支持。表2.1是

12、MAX 7000典型器件性能對照表。特性EPM 7032EPM 7032SEPM 7064EPM 7064SEPM 7128EPM 7128EEPM 7192SEPM 7192EEPM 7256SEPM 7256E器件門數12002500500075 00010 000典型可用門6001250250037505000宏單元3264128192256邏輯陣列塊2481216I/O引腳數 3668100124164表2.1 MAX 7000典型器件性能對照表MAX 7000S/E器件包括邏輯陣列塊、宏單元、擴展乘積項（共享和并聯）、可編 程連線陣列和I/O控制塊五部分。MAX 7000S/E還含有

13、四個專用輸入，它們既可用作 通用輸入，也可作為每個宏單元和I/O引腳的高速、全局控制信號：時鐘（Clock）、清除（Clear）及兩個輸出使能（Output Enable）信號。MAX 7000S/E器件的結構如圖2.3所示。（1）邏輯陣列塊（LAB）MAX 7000S/E器件主要由高性能的LAB以及它們之間的連線通道組成。如圖2.4所示，每16個宏單元陣列組成一個LAB，多個LAB通過可編程連線陣列（PIA）連接在一起。PIA即全局總線，由所有的專用輸入、I/O引腳以及宏單元反饋給信號。每個LAB包括以下輸入信號： 來自PIA的36個通用邏輯輸入信號； 用于輔助寄存器功能的全局控制信號； 從

14、I/O引腳到寄存器的直接輸入信號。2MAX 7000S/E器件結構器件的宏單元可以單獨地配置成時序邏輯或組合邏輯工作方式。每個宏單元由邏輯陣列、乘積項選擇矩陣和可編程寄存器等單個功能塊組成。MAX 7000S/E器件的宏單元結構如圖2.4所示。（2）宏單元圖2.3 MAX 7000S/E器件結構圖2.4 MAX 7000S/E器件宏單元結構邏輯陣列用來實現組合邏輯，它為每個宏單元提供五個乘積項。乘積項選擇矩陣把這些乘積項分配到“或”門和“異或”門作為基本邏輯輸入，以實現組合邏輯功能；或者把這些乘積項作為宏單元的輔助輸入實現寄存器清除、預置、時鐘和時鐘使能等控制功能。以下兩種擴展乘積項可用來補充

15、宏單元的邏輯資源。 共享擴展項：反饋到邏輯陣列的反向乘積項。 并聯擴展項：借自鄰近的宏單元中的乘積項。根據設計的邏輯需要，Quartus和MAX+PLUS能自動地優化乘積項分配。作為觸發器功能，每個宏單元寄存器可以單獨編程為具有可編程時鐘控制的D、T、JK或SR觸發器工作方式。每個宏單元寄存器也可以被旁路掉，以實現組合邏輯工作方式。在設計輸入時，設計者指明所需的觸發器類型，然后由Quartus和MAX+PLUS為每一個觸發器功能選擇最有效的寄存器工作方式，以使設計資源最少。每一個可編程寄存器的時鐘可配置成三種不同方式。 全局時鐘：這種方式能實現從時鐘到輸出最快的性能。 帶有高電平有效的時鐘使能

16、的全局時鐘：這種方式為每個寄存器提供使能信號，仍能達到全局時鐘的快速時鐘到輸出的性能。 乘積項時鐘：在這種方式下，寄存器由來自隱埋的宏單元或I/O引腳的信號進行時鐘控制。圖2.3所示的MAX 7000S/E器件可有兩個全局時鐘信號，它們可以是專用引腳GCLK1、GCLK2，也可以是GCLK1、GCLK2反相信號。每個寄存器還支持異步清除和異步置位功能，如圖2.5所示，由乘積項選擇矩陣分配乘積項來控制這些操作。雖然乘積項驅動寄存器的置位和復位信號是高電平有效，但在邏輯陣列中將這些信號反相可得到低電平有效的控制。另外，每個寄存器的復位功能可以由低電平有效的，專用的全局復位引腳GCLRn信號來驅動。

17、圖2.5 MAX 7000S/E器件共享擴展項所有MAX 7000E和MAX 7000S器件I/O引腳都有一個到宏單元寄存器的快速通道。這個專用通道可以旁路掉PIA和組合邏輯，直接驅動具有極快輸入建立時間（2.5ns）的輸入D觸發器。（3）擴展乘積項盡管大多數邏輯功能可以用每個宏單元中的五個乘積項實現，但對于更復雜的邏輯功能，需要用附加乘積項來實現。為了提供所需的邏輯資源，可以利用另外一個宏單元，但是MAX 7000器件的結構也允許利用共享和并聯擴展乘積項（擴展項），作為附加的乘積項直接輸送到本LAB的任一宏單元中。利用共享和并聯擴展乘積項可保證在邏輯綜合時，用盡可能少的邏輯資源得到盡可能快的

18、工作速度。 共享擴展項每個LAB有16個共享擴展項。共享擴展項就是由每個宏單元提供一個未投入使用的乘積項，并將它們反相后反饋到邏輯陣列中，以便于集中使用。每個共享擴展項可 被所在的LAB內任意或全部宏單元使用和共享，以實現復雜的邏輯功能。采用共享擴 展項后會產生一個較短的延時tSEXP。圖2.5展示了共享擴展項是如何被饋送到多個宏單元的。 并聯擴展項并聯擴展項是宏單元中沒有使用的乘積項，這些乘積項可以分配給相鄰的宏單元，以實現高速的、復雜的邏輯功能。并聯擴展項允許多達20個乘積項直接饋送到宏單元的“或”邏輯中，其中五個乘積項由宏單元本身提供，另15個并聯擴展項由該LAB中鄰近的宏單元提供。Qu

19、artus和MAX+PLUS編譯器能夠自動地分配并聯擴展項，最多可將三組，且每組最多有五個的并聯擴展項分配給需要附加乘積項的宏單元。每組并聯擴展項增加一個較短的延時tSEXP。例如，若一個宏單元需要14個乘積項，編譯器采用本宏單元里的五個專用乘積項，并分配給其他兩組并聯擴展項（一組包括五個乘積項，另一組包括四個乘積項），所以，總的延時增加了2tSEXP。每個LAB由兩組宏單元組成，每組含有八個宏單元（比如，一組為18，另一組為916），這兩組宏單元形成兩個借入或借出的并聯擴展項鏈。一個宏單元可從較小編號的宏單元中借用并聯擴展項。例如，宏單元8能從宏單元7，或從宏單元7和6，或從宏單元7、6和5

20、中借用并聯擴展項。在含有八個宏單元的每組內，最小編號的宏單元僅能出借并聯擴展項，而最大編號的宏單元僅能借用并聯擴展項，圖2.6示出了并聯擴展項是如何從鄰近宏單元中借用，并出借給下一個宏單元的。通過在PIA上布線，把各個LAB相互連接構成所需的邏輯。通過在PIA上布線，可把器件中任一信號源連接到其目的端。所有MAX 7000S/E器件的專用輸入、I/O接口和宏單元輸出均饋送到PIA，PIA再將這些信號送到這些器件內的各個地方。只有每個LAB所需的信號，才真正布通從PIA到該LAB的連線。圖2.7示出了PIA信號是如何布線到LAB的。圖中EEPROM單元控制2輸入“與”門的一個輸入端，以選擇驅動L

21、AB的信號。（4）可編程連線陣列（PIA）圖2.6 MAX 7000S/E器件并聯擴展項圖2.7 MAX 7000器件PIA結構在掩膜或現場可編程門陣列（FPGA）中，基于通道布線方案的延時是累加的、可變的和與路徑有關的；而MAX 7000S/E器件的PIA具有固定的延時。因此，PIA消除了信號之間的延遲偏移，使得時間性能更容易預測。I/O控制塊允許每個I/O引腳單獨地配置為輸入、輸出和雙向工作方式。所有I/O引腳都有一個三態緩沖器，它由全局輸出使能信號中的一個控制，或者把使能端直接連接到地（GND）或電源（VCC）上。當三態緩沖器的控制端接地（GND）時，輸出為高阻態。此時，I/O引腳可用作

22、專用輸入引腳。當三態緩沖器的控制端接高電平（VCC）時，輸出被使能（即有效），如圖2.8所示。MAX 7000S/E器件有六個全局輸出使能信號，如圖2.8所示，它們可以由以下信號同相或反相驅動：兩個輸出使能信號、一組I/O引腳的子集或一組宏單元。MAX 7000S/E器件的結構提供雙I/O反饋，且宏單元和引腳的反饋是相互獨立的。當I/O引腳被配置成輸入時，相關的宏單元可用于隱含邏輯。（5）I/O控制塊圖2.8 MAX 7000S/E器件I/O控制塊3MAX 7000器件特性設定（1）MAX 7000器件速度/功耗配置MAX 7000器件提供省電工作模式，它可使用戶定義的信號路徑或整個器件工作在

23、低功耗狀態。這種特性可使總功耗下降到50或更低。這是因為，在許多邏輯應用中，所有門中只有小部分電路需要工作在最高頻率。設計者可以把MAX 7000器件中每個獨立的宏單元編程為高速（打開Turbo位）或低速（關斷Turbo位）工作模式。在設計中，通常使影響速度的關鍵路徑工作在高速，而其他部分工作在低功耗狀態。工作在低功耗狀態的宏單元會附加一個微小的延時tLPA。（2）MAX 7000器件輸出配置MAX 7000器件的輸出可以根據系統的各種需求進行編程配置。圖2.9 MAX 7000S/E器件多電壓I/O接口邏輯 多電壓（Multivolt）I/O接口 MAX 7000器件（除了44引腳的器件外）

24、具有多電壓I/O接口的特性，也就是說，MAX 7000器件可以與不同電源電壓的系統接口。所有封裝中的5器件都可以將I/O接口設置在3.3或5.0V下工作。這些器件設有VCCINT和VCCIO兩組VCC引腳，它們分別用于內部電路的輸入緩沖器及I/O輸出緩沖器，如圖2.9所示。 圖2.9 MAX 7000S/E器件多電壓I/O接口邏輯非MAX 7000A器件的MAX 7000器件其VCCINT引腳必須始終接到5.0電源上。在這個VCCINT電平下，輸入電壓是TTL電平，并同3.3和5.0輸入兼容。根據輸出的要求，VCCIO引腳可連到3.3或5.0電源上。當VCCIO接5.0電源時，輸出電平和5.0

25、系統兼容；當VCCIO接3.3電源時，輸出電平和3.3系統兼容。當VCCIO低于4.75時，將增加一個微小的短延時。 漏極開路（Open-Drain） MAX 7000S器件每個I/O引腳都有一個類同于集電極開路輸出控制的漏極開路輸出配置選項。MAX 7000S器件可利用漏極開路輸出提供諸如中斷和寫允許等系統級信號。這些信號能夠由任意一個器件支持，也能同時由多個器件來提供，并提供一個附加“線或”。 MAX 7000E/S每一個I/O引腳的輸出緩沖器輸出的電壓擺率都可以調整，即可配置成低噪聲方式或高速性能方式。較快的電壓擺率能為高速系統提供高速轉換速率，但它同時也會給系統引入更大的噪聲。低電壓擺

26、率可以減少系統噪聲，但同時也會產生4ms5ns的附加延時。擺率控制連到Turbo位。當Turbo位接通時，電壓擺率設置在快速狀態。這種設置應當僅用在系統中影響速度的關鍵輸出端，并有相應的抗噪聲措施。當Turbo位斷開時，電壓擺率設置在低噪聲狀態，這將減少噪聲的生成和地線上的毛刺。MAX 7000E/S器件的每一個I/O引腳都有一個專用的EEPROM（電可擦可編程只讀存儲器）位來控制電壓擺率，使得設計員能夠指定引腳到引腳的電壓擺率。 電壓擺率控制（Slew-Rate）選項（1）加密設計所有MAX 7000器件都有一個可編程加密位，可以對被編程到器件內的數據進行加密。在加密位被編程后，器件專利設計

27、不能復制和讀出。由于在EEPROM內的編程數據是看不見的，利用加密位可實現高級的設計加密。當對器件重新編程時，加密位和所有其他的編程數據均被擦除。（2）在系統/在線編程MAX 7000S器件通過一個4引腳的工業標準JTAG接口（IEEE STD.1149.11990）進行在系統編程（ISP）。ISP支持在設計、開發、調試過程中對器件快速、有效地反復編程。MAX 7000S器件的結構內部能產生對EEPROM單元進行編程時所需的高電壓，因此，在系統編程中僅需要單一的5.0電源電壓供電。在系統編程過程中，I/O引腳處于三態并被上拉，以消除PCB上的沖突。上拉阻值通常為50k。ISP簡化了制作過程，它

28、允許在編程前就把器件安裝在帶有標準JTAG編程接口的PCB上。MAX 7000S器件可通過編程工具下載的信息進行編程。這些下載工具包括在電路測試器（ICT），嵌入式處理器及Altera公司的BitBlaster、ByteBlaster、ByteBlasterMV下載電纜等。其中，ByteBlasterMV同時支持2.5V、3.3V、5.0V器件的編程或配置，可以取代ByteBlaster。把MAX 7000S器件預先裝配在PCB上再進行編程，可以避免在編程時由于操作不當造成的對多引腳封裝（如QFP封裝）的損傷。當系統已經在現場運行時，還可對MAX 7000S器件重新編程。例如，可通過軟件或調制

29、解調器對產品進行現場升級 4MAX 7000器件編程測試ISP可以通過固定算法或自適應算法完成。自適應算法從被編程單元中讀取信息，并依此調整后續編程步驟以達到盡可能短的編程時間。因為有些ICT不支持自適應算法，所以Altera公司也提供支持固定算法的器件，其編號的后綴為F。可以利用在電路測試設備（例如PC、嵌入式處理器等），通過JAMTM編程測試語言對MAX 7000S器件進行編程。（3）使用外部硬件對器件進行編程MAX 7000器件可在基于Windows的PC上用Quartus編程器、Altera公司生產的邏輯編程卡、主編程部件（MPU）及配套的適配器來進行編程。MPU執行連通性檢驗，以確保

30、適配器和器件之間接觸良好。設計員可以通過Quartus軟件以文本或波形形式的測試向量去測試已編程的MAX 7000器件。為了加強對設計的驗證，設計員還可以通過Quartus執行功能測試，將其與仿真結果進行比較。（4）JTAG邊界掃描支持MAX 7000器件支持JTAG邊界掃描測試。如果設計中不需要JTAG接口，則可將JTAG引腳作為用戶I/O引腳使用。（5）常規測試MAX 7000器件在出廠前都經過了嚴格的全功能測試，并保證合格。每一個可編程的EEPROM位均可測試，所有內部邏輯單元保證100可編程。在MAX 7000器件制造過程中，采用了標準測試數據，測試完后再將標準測試數據擦掉。5MAX

31、7000S/E器件定時模型MAX 7000的定時關系可用Quartus軟件、各種流行的工業標準CAE仿真器和定時分析器或用圖2.10所示的定時模型等手段來分析。MAX 7000器件有固定的內部延 時，允許用戶確定任何設計中最壞情況的延時。 Input Delay tIN Internal Output Enable Delay tIOE(1) Global Control Delay tGLOB Logic Array Delay tLAD Register Control Delay tLAD tIC tEN Shared Expander Delay tSEXP PIA Delay tPI

32、A Parallel Expander Delay tPEXP Fast Input Delay tFIN(1) I/O Delay tIO Register Delay tSU tH tPRE tCLR tRO tCOUB tFSU tFH Cutput Delay tOD1 tOD2(2) tOD3 tXZ tZX1 tZX2(2) tZX3(1) 圖2.10 MAX 7000S/E器件定時模型2.2.2 FLEX 10K器件FLEX 10K器件是第一種嵌入式PLD產品。FLEX（可更改邏輯單元陣列）采用可重構的CMOS SRAM單元，其結構集成了實現通用多功能門陣列所需的全部特性。FLE

33、X 10K系列容量可達25萬門，能夠高密度、高速度、高性能地將整個數字系統，包括32位多總線系統集成于單個器件中。FLEX 10K器件由Altera公司的Quartus和MAX+PLUS開發系統支持。1FLEX 10K器件特性 嵌入式可編程邏輯器件提供了集成系統于單個可編程邏輯器件中的性能。 高密度：提供1萬25萬個可用門、614440960位內部RAM。 低功耗：多數器件在靜態模式下電流小于0.5mA，在2.5V、3.3V或5.0V下工作。 高速度：時鐘鎖定和時鐘自舉選項分別用于減少時鐘延時/過沖和時鐘倍頻；器件內建立樹形分布的低失真時鐘；具有快速建立時間和時鐘到輸出延時的外部寄存器。 靈活

34、的互連方式：具有快速、互連延時可預測的快速通道（Fast Track）連續式布線結構；實現快速加法、計數、比較等算術邏輯功能的專用進位鏈；實現高速、多輸入（扇入）邏輯功能的專用級聯鏈；實現內部三態總線的三態模擬；多達六個全局時鐘信號和四個全局清除信號。 支持多電壓I/O接口，遵從PCI 2.2總線標準。 強大的引腳功能：每個引腳都有一個獨立的三態輸出使能控制及漏極開路配置選項以及可編程輸出電壓擺率控制；FLEX 10KA、FLEX 10KE、FLEX 10KS器件支持熱插拔。 多種配置方式：內置JTAG邊界掃描測試電路，可通過外部EPROM、智能控制器或JTAG接口實現在電路重構（ICR）。

35、多種封裝形式：引腳范圍84600，封裝形式有TQFP、PQFP、BGA和PLC等。同一封裝的FLEX 10K器件的引腳兼容。表2.2列出了FLEX 10K典型器件的性能對照。表2.2 FLEX 10K典型器件性能對照表特性EPF 10K10EPF 10K20EPF 10K50EPF 10K100EPF 10K250器件門數3100063000116000158000310000典型可用門100002000050000100000250000邏輯單元數57611522880499212160邏輯陣列塊721443606241520嵌入陣列塊36101220總RAM位數61441228820480

36、2457640960最多I/O引腳1501893104064702FLEX 10K器件結構FLEX 10K器件主要包括嵌入式陣列、邏輯陣列、Fast Track互連和I/O單元四部分。另外，FLEX 10K器件還包括六個用于驅動寄存器控制端的專用輸入引腳，以確保高速低失真（小于1.5ns）控制信號的有效分布。這些信號使用了專用的布線通道，這些專用通道提供了比Fast Track互連更短的延時和更小的失真。四個全局信號可由四個專用輸入引腳驅動，也可以由器件內部邏輯驅動。這為時鐘分配或產生用以清除器件內部多個寄存器的異步清除信號提供了理想的方法。（1）嵌入式陣列嵌入式陣列由一系列嵌入式陣列塊（EAB）構成。在要實現存儲器功能時，每個EAB可提供2048個存儲位，用來構造RAM、ROM、FIFO和雙口RAM。在要實現乘法器、微控制器、狀態機及復雜邏輯時，每個EAB可貢獻100600個門。EAB可單獨使用，也可組合起來使用。（2）邏輯陣列邏輯陣列由一系列LAB構成。每個LAB由八個邏輯單元（LE）和一些局部互連組成。每個LE包含一個4輸入的查找表（LUT）、一個可編程觸發器、進位鏈和級聯鏈等。每個LAB相當于96個可用邏輯門，可以構成一個中規模的邏輯塊，如8位計數器、地址譯碼器或狀態機等，也可以將多個LAB組合起來構成一個更大規模的邏輯塊。（3）Fast Track互連