1、VLSI CAD, CHP.31第八章 半導體制造工藝 VLSI CAD, CHP.32第十章半導體制造工藝n10.0 集成電路制造工藝概述n10.1 幾個基本工藝步驟n10.2半導體制造工藝VLSI CAD, CHP.3310.0 工藝概述1n版圖預覽 MICROWINDnIC制造工藝分類VLSI CAD, CHP.34集成電路研制過程n用戶需求n指標要求n系統設計n邏輯設計n電路設計n版圖設計n數字化（版圖圖形文件）n轉換成PG文件n掩膜版制造n硅片加工n芯片工藝制造n分割管芯n壓焊封裝n總測n成品VLSI CAD, CHP.3510.0 工藝概述1分類n雙極工藝n基本的有源器件是雙極晶體

2、管。n生產的電路主要是TTL、ECLn功耗大，速度高，負載能力強。nMOS工藝n基本的有源器件是MOS晶體管nPMOS nNMOS nCMOS(主流工藝)功耗低、抗干擾能力強、輸出電壓范圍寬n其它：Bi-CMOS工藝、SOI -CMOS工藝、厚膜工藝、薄膜工藝等n按材料分：硅工藝、鍺工藝、砷化鎵工藝VLSI CAD, CHP.3610.0 制造工藝概述2工序類型n前工序n過程：原始晶片（wafer）芯片加工中測n成果：管芯(chip) 圖10-2-1n主要的芯片制造工藝有：n薄膜制備工藝（外延、氧化、化學氣相淀積、蒸發、濺射）n摻雜工藝（離子注入、擴散）n圖形轉換技術（制版、光刻）VLSI C

3、AD, CHP.3710.0 工藝概述3工序類型n后工序n過程： 中間測試(wafer)劃片(chip)貼片-鍵合-封裝-篩選-成品測試。n成果：封裝好的集成電路器件成品n輔助工序基本材料備制（單晶圓片制造），掩膜版的準備，高純水、氣體的制備、超凈環境。VLSI CAD, CHP.38第十章 半導體制造工藝n10.0 制造工藝概述n10.1 幾個基本工藝步驟n10.2 工藝流程VLSI CAD, CHP.3910.1 幾個基本工藝步驟n氧化：SiO2 用途n光刻：工序（圖10-1-1）n摻雜:擴散和離子注入n淀積：CVD： IC工藝步驟VLSI CAD, CHP.310光刻VLSI CAD,

4、CHP.311掩模版 maskVLSI CAD, CHP.312第十章半導體制造工藝n10.0 集成電路制造工藝概述n10.1 集成電路制作中的幾個基本工藝步驟n10.2 CMOS IC 工藝流程（選）VLSI CAD, CHP.31310.2 CMOS IC 工藝流程n傳統的P阱CMOS工藝 圖10-2-2nPMOS管直接做在N襯底上。 NMOS管做在P阱中。n不利于NMOS管優化nN阱CMOS工藝 圖10-2-4nNMOS管直接做在P襯底上。 PMOS管做在N阱中。n雙阱CMOS工藝 圖10-2-5： IC工藝步驟- CMOS工藝n名詞：有源區、場區、硅柵工藝、自對準工藝硅柵工藝、自對準工

5、藝 VLSI CAD, CHP.314P阱工藝VLSI CAD, CHP.315P阱工藝2VLSI CAD, CHP.316N阱工藝和雙阱工藝VLSI CAD, CHP.317VLSI CAD, CHP.318第十章CMOS IC工藝流程及寄生效應（可選）n10.0 集成電路制造工藝概述n10.1 集成電路制作中的幾個基本工藝步驟n10.2 CMOS IC 工藝流程n10.3 CMOS IC 中的寄生效應VLSI CAD, CHP.31910.3 CMOS IC 中的寄生效應n1，場區寄生MOS晶體管n2，體硅CMOS中的寄生鎖定效應n3，連線的寄生效應n寄生電容n寄生電阻n寄生電感VLSI

6、CAD, CHP.32010.3.1場區寄生MOS晶體管n場區寄生管的形成（見下頁圖）n場開啟電壓：場開啟電壓：n V TF= VFB+2F-QBm/Cox Fn Cox F = oox/t oxF n措施：場氧化前場區注入襯底相同的雜質，提高場措施：場氧化前場區注入襯底相同的雜質，提高場區襯底的濃度，以提高場開啟電壓。區襯底的濃度，以提高場開啟電壓。n例：因為摻雜濃度和例：因為摻雜濃度和t ox 相同時，相同時，P型更易反型，所以場型更易反型，所以場氧化前，在氧化前，在NMOS管場區管場區(P型摻雜襯底區型摻雜襯底區)注入注入B雜質。雜質。VLSI CAD, CHP.32110.3.1場區寄

7、生MOS晶體管n金屬層高電壓使溝道產生，短路2個N+區。n名詞：場反型，場開啟，場區寄生MOS 晶體管，厚膜開啟電壓VLSI CAD, CHP.32210.3.2體硅CMOS中的寄生鎖定效應1n閂鎖效應n寄生晶體管的形成：n以P阱CMOS工藝為例n結構造成：橫向PNP、縱向NPNVLSI CAD, CHP.32310.3.2體硅CMOS中的寄生鎖定效應2n寄生管形成的等效電路：正反饋電路n外因：n電壓過沖，發射結正偏n回路電壓大于臨界觸發電壓n回路電流大于維持電流n內因：縱橫寄生晶體管的電流增益大于1n現象：下圖10-10-10VLSI CAD, CHP.32410.3.2體硅CMOS中的寄生

8、鎖定效應3n解決措施n降低寄生管增益n加大阱深n增加阱區和阱外源漏區的距離（增加了基區寬度但影響集成度）n降低寄生電阻值n增加保護環 (見下頁圖)n溝槽隔離SOI CMOS (見下下圖)VLSI CAD, CHP.32510.3.2 鎖定效應4n用高摻雜的保護環消除寄生鎖定效應VLSI CAD, CHP.32610.3.2 鎖定效應5-SiO2上制作Si膜，切斷了可能的寄生電連接n采用 SOI結構消除鎖定效應VLSI CAD, CHP.32710.3.3.連線的寄生效應1寄生電容nCMB、CPB 、 CMM 、 CMP 、 CIVLSI CAD, CHP.32810.3.3.連線的寄生效應1寄生電容VLSI CAD, CHP.32910.3.3.連線的寄生效應1寄生電容n連線和襯底間的電容計算0OXOX (3.3.3)VCWL X VLSI CAD, CHP.33010.3.3.連線的寄生效應2寄生電阻n方塊電阻的計算 (3.3.7)lLLRWHW口