1、3D封裝的發展動態與前景1為何要開發3D封裝迄今為止，在IC芯片領域，SoC（系統級芯片）是最高級的芯片；在IC封裝領域，SiP（系統級封裝）是最高級的封裝。SiP涵蓋SoCSoC簡化SiP。SiP有多種定義和解釋，其中一說是多芯片堆疊的3D封裝內系統集成（System-in-3DPackage），在芯片的正方向上堆疊兩片以上互連的裸芯片的封裝，SIP是強調封裝內包含了某種系統的功能。3D封裝僅強調在芯片正方向上的多芯片堆疊，如今3D封裝已從芯片堆疊發展占封裝堆疊，擴大了3D封裝的內涵。（1）手機是加速開發3D封裝的主動力，手機已從低端（通話和收發短消息）向高端（可拍照、電視、廣播、MP3彩屏

2、、和弦振聲、藍牙和游戲等）發展，并要求手機體積小，重量輕且功能多。為此，高端手機用芯片必須具有強大的內存容量。2005年要求256Mb弋碼存儲，1Gb數據存儲；2006年要求1Gb4弋碼存儲，2Gb據存儲，于是誕生了芯片堆疊的封裝（SDP,如多芯片封裝（MCP和堆疊芯片尺寸封裝（SCSP等；1（2）在2D封裝中需要大量長程互連，導致電路RC延遲的增加。為了提高信號傳輸速度，必須降低RC延遲。可用3D封裝的短程垂直互連來替代2D封裝的長程互連；（3）銅互連、低k介質層和CMP已成為當今CMO技術中的一項標準工藝。隨著芯片特征尺寸步入納米尺度，對低k介質層要求越來越高，希望采用純低k（k<2

3、.8）介質層。然而事與愿違，ITRS曾三次（三個節點）延期向低k介質層的切換。2003年底在Sematech聯盟主辦的一次研討會上，與會者認為，為改良IC互連面進行的低k材料研究有可能接近某種實際極限，未來應更多注重改進設計及制造低k介質層的能力，這表明實施SoC的難度。這就是開發3D封裝的三條理由。從此，3D封裝如雨后春筍般地蓬勃發展。2芯片堆疊手機已成為高密度存儲器最強、最快的增長動力，它正在取代PC成為高密度存儲器的技術驅動，在2008年手機用存儲器可能超過PC用存儲器。用于高端手機的高密度存儲器要求體積小、容量大，勢必采取芯片堆疊。芯片堆疊的封裝主要兩種，一是MCP二是SCSPMCP涵

4、蓋SCSPSCS混MCP勺延伸，SCSP勺芯片尺寸比MCPt更嚴格的規定。通常MC匿多個存儲器芯片的堆疊，而SCS浣多個存儲器和邏輯器件芯片的堆疊。2.1 芯片堆疊的優缺點2004年3月Sematech預言，3D芯片堆疊技術將會填補現行的CMOS技術與新奇技術（如碳納米管技術）之間的空白。芯片堆疊于1998年開始批量生產，絕大多數為雙芯片堆疊，如圖1所示。2到2004年底ST微電子已推出堆疊9個芯片的MCPMCPft具經濟效益的是45個芯片的堆疊。芯片堆疊的優缺點、前景和關系如表1所示，表1 給出了芯片堆疊與封裝堆疊的比較。3由于芯片堆疊在X和Y的2D方向上仍保持其原來的尺寸，并在Z方向上其高

5、度控制在Imrnfc右，所以很受手機廠商的青睞。芯片堆疊的主要缺點是堆疊中的某個芯片失效，整個芯片堆疊就報廢。r .二由加I 1圉1 H芯片坍仆的SCSP2.2 芯片堆疊的關鍵技術芯片堆疊的關鍵技術之一是圓片的減薄技術，目前一般綜合采用研磨、深反應離子刻蝕法（DRIB和化學機械拋光法（CMP等工藝，通常減薄到小于50wmi當今可減薄至1015wmi為確保電路的性能和芯片的可靠性，業內人士認為晶圓減薄的極限為20pM左右，表2給出對圓片減薄的要求，即對圓片翹曲和不平整度（即粗糙度）提出的具體控制指標裳1芯片堆餐與封裝堆心的比較后片用濟 I 口阿爵相權,柔用九強的解吐減降技術有可便有相祐我被外行前

6、那一RSW4* OEM所仃杖冢訪存儲器遑釋.即通 加改變推禱存耕制封裝和 廿個存儲耨供鹿而來詞第,卜節I船構的WMT線-以M小小片調幅快得低“裝成木佯能器甫度 /各竹制裝筑對于吊產費求hgd量時裝外形封貨培登的卜部結向單電源產品依龍履回球也空雄魚器件2.3 芯片堆疊的最新動態至2005年2月底，芯片堆疊的最高水平是富士通和英特爾，富士通內存芯片堆疊8個芯片，芯片厚度25wmi芯片尺寸為8m麻12mm芯片堆疊封裝高度小于2.0mm英特爾內存芯片堆疊6個芯片，芯片厚度5075pm,芯片尺寸8mme10mm/8mmilmm芯片堆疊封裝高度小于1.0mm2005年4月ST微電子也推出堆疊8個芯片的MC

7、P芯片厚度40wm,芯片間"中介層"厚度40pm,芯片堆疊封裝高度為1.6mm，采用這種8個芯片堆疊的存儲器，使過去1Gb存儲器占用的電路板現在能容納1GB的存儲器。4ST微電子還推出超薄窄節距雙芯片堆疊的UFBGA封裝高度僅0.8mm采用BGAC藝處理只有正常圓片厚度的1/4,金絲球焊高度也降至40pmi該公司通常的MC思堆疊24個不同的類型的存儲器芯片，如SRAM閃存或DRAMST微電子于2004年推出4片堆疊的LFBGA具高度為1.6mm2005年將降至1.2mm，2006年再降至1.0mm。5MCP內存在日本、韓國的手機、數碼相機和便攜式游戲機中被廣泛采用。如三星電

8、子向索尼便攜式PlayStation游戲機提供容量64Mb的雙片堆疊MCP；它含256MbNANM存和256MbDDRDRAM®向索尼數碼相機提供內存MCP它含移動DRAMNOR存，移動DRAMoneNAND閃存，國外已推出用于3G手機的8個芯片堆疊的MCP其尺寸為v11m訴14m訴1.4mm容量為3.2Gb,它含2片1GbNANM存，2片256MbNO初存、2片256M靖動DRAM1片128MbUtRAM和1片64MbUtRAM參與芯片堆疊技術的公司還有Matrix、Tezzaron和IrVineSensors等公司。至2004年底Matrix已交付100萬塊3D封裝的一次性可編程

9、非易失性存儲器，采用0.15wm工藝和TSO或MultiMediaCard封裝，密度達64MBTezzaron采用0.18區山工藝推出雙片堆疊的3D封裝。2.4 芯片堆疊的互連2從圖1可知，芯片間的互連是采用金絲球焊的方式來完成的，這要求金絲球形成高度必須小于75wm當多個芯片堆疊時，對金絲球焊的要求更高，即要求金絲球焊的高度更低。IMEC、Fraunhofe-Berlin和富士通等公司聯合推出"聚合物中芯片"工藝，它不采用金絲球焊，而采用硅垂直互連的直接芯片/圓片堆疊，將芯片減薄后嵌入到薄膜或聚合物基中，見圖2。它的關鍵技術是：通孔，采用DRIE（深反應離子刻蝕）制備硅孔

10、，如采用SF6快速刻蝕硅，在多工藝部的各向異性刻蝕過程中可使用C4F8鈍化通孔側壁；通孔填注，在300c下用TEOSCVD積SiO2絕緣層，然后淀積TiN/Cu或TaN/Cu;圓片與圓片或芯片與圓片之間精確對準，目前最好的對準精度為士12區叫它限制了該技術的廣泛應用；圓片與圓片鍵合，可采用硅熔法、聚合物鍵合法、直接Cu-Cu法或Cu-Sn共晶鍵合法等。圓片與圓片堆疊技術適用于多芯片數的圓片；芯片與圓片堆疊技術適用于少芯片數的圓片，它要求先選出KGD然后將KGD占合到基板圓片上。出2”聚介物中芯技術3封裝堆疊3盡管芯片堆疊封裝在超薄的空間內集成了更多的功能，甚至某個系統功能，但是在一些IC內由于

11、良品率的影響和缺乏KGD使圭t裝IC必須進行3D配制下的預測試。為此，業界推出了在單一解決方案內堆疊預測試的封裝，即封裝堆疊，它可作為無線應用（如手機、PD礙）的一個備選方案。封裝堆疊的優缺點及前景如表1所示。封裝堆疊又稱封裝內的封裝堆疊，它有兩種形式（見圖3）。一是PiP（Package-in-PackageStacking）,PiP是一種在BAP（BasicAssemblyPackage,基礎裝配封裝）上部堆疊經過完全測試的內部堆疊模塊（ISM,InsideStackedModule）,以形成單CSPS決方案的3D封裝。二是PoP（Pockage-on-PackageStacking）,他

12、是一種板安裝過程中的3D封裝，在其內部，經過完整測試的封裝如單芯片FBGA（窄節距網格焊球陣列）或堆疊芯片FBGAM堆疊到另外一片單芯片FBGA（典型的存儲器芯片）或堆疊芯片FBGA（典型的基帶或模擬芯片）的上部，這樣封裝堆疊能堆疊來自不同供應商的混合集成電路技術的芯片，允許在堆疊之前進行預燒和檢測。國3時裝坤仔的眄種心式（a）Pit：<b）PdP目前美國AmkoR新加坡STATSChipPAC?IC封裝和測試廠商都能量產封裝堆疊。如今CSP的封裝堆疊已研發出多種不同形式，如圖4所示。當前PCB&和封裝轉接板的布線限制規定為0.5mm或0.4mm它是CS曲裝的最小實用間距，所以C

13、S響裝的焊球間距目前流行的是0.65mm口0.5mm在封裝堆疊中需采用回流焊工藝，一般底部封裝模蓋的厚度必須小于頂部堆疊封裝焊接球支架的高度，為了獲得盡可能大的支架高度，選擇CS髀球間距的65%為實際焊球的直徑，見表3在回流焊中，當焊劑掩模開口尺寸是CSP呈球間距的1/2時,支架高度經封裝堆疊后的高度如表3最后一排所示。43|響油”的CM焊圖問蹌0JS 0.22CSP&慷前距inm力:喏沸珊卿mm好衰據科店坪球支架高度Imm最近Amkor公司推出兩種新型CS的裝堆疊，見圖5,一是與傳統塑封BG母目似，采用100Hm厚的芯片和超低環氧線焊。0.5mm間距CSP使用標準的0.3mm焊球直徑

14、，假定模蓋厚度為0.27mm口4個芯片堆疊，則在PCBK上安裝后的總封裝高度為0.8mm在它的上面還可堆疊一個焊球直徑為0.42mm間距為0.65mm的CSP二是在襯底中央有一個空腔，芯片放置在空腔中，使用0.2mm厚的模蓋，假定兩個芯片堆疊厚度為0.2mm最后總高度為0.65mm在它上面可堆疊一個焊球直徑為0.33mm間距為0.5mm的CSP這兩種封裝的頂部表面沿著模成型區都有銅的焊盤，供頂部堆疊另一個封裝，見圖5的右側。這兩種CS的裝堆疊都已通過耐潮濕測試（MRT和封裝可靠性測試。圖E四種斷型的CSP片裝辟痔4智能堆疊2004年12月日本初創公司Zycube準備采用一種智能堆疊(Smart-Stacking)技術創建3D電路,2005年下半年著手制造,2007年推出商用產品。這種智能堆疊技術將采用垂直通孔填埋工藝，以提高芯片間的連接數目，允許并行操作以改進性能，這種方法可避免SoC大量內部連線、減小傳輸延遲和降低功耗，還可把Si芯片與化合物半導體芯片融合成單個器件。基于Smart-stack技術的IC采用KGDK片或圓片，可以是任何Si芯片或化合物半導體芯片，包括處理器、存儲器