1、精選優(yōu)質(zhì)文檔-傾情為你奉上第一章一、填空題1.二進(jìn)制數(shù)是以 2 為基數(shù)的計(jì)數(shù)體制，十進(jìn)制數(shù)是以 10 為基數(shù)的計(jì)數(shù)體制，十六進(jìn)制數(shù)是以 16 為基數(shù)的計(jì)數(shù)體制。2.二進(jìn)制數(shù)只有 0 和 1 兩個(gè)數(shù)碼，其計(jì)數(shù)的基數(shù)是 2 ，加法運(yùn)算進(jìn)位關(guān)系為 逢2進(jìn)一 。3.十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的方法是：整數(shù)部分是 除2取余 法，小數(shù)部分用 乘2取整 法。4.十進(jìn)制數(shù)（23.76）轉(zhuǎn)換為二進(jìn)制數(shù)為 (10111.110)2 ，8421BCD碼 (.)8421BCD ，余三碼為 (.)余3BCD 。5.二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的方法為 各位加權(quán)系數(shù)之和 。6.將二進(jìn)制數(shù)（）表示為加權(quán)系數(shù)之和的形式 2×

2、1+2×1+2×1+2×1+2×1 。7.格雷碼的特點(diǎn)是 相連 不同，其余各位 相鄰兩組代碼只有一位代碼不同，其余代碼都相同 。8.數(shù)字電路主要是輸出與輸入之間的 邏輯關(guān)系 ，故數(shù)字電路又稱 邏輯電路 。二、判斷題。1.二進(jìn)制數(shù)是以2為基數(shù)的計(jì)數(shù)體制（）2.二進(jìn)制數(shù)的權(quán)值是10的冪。（×）3.十進(jìn)制數(shù)整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的方法是采用“除2取余法”（ ）4.BCD碼是用4位二進(jìn)制數(shù)表示1位十進(jìn)制數(shù)。（）5.二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的方法是各位加權(quán)系數(shù)之和。（）6.模擬電路又稱邏輯電路。（×）7.余3BCD碼是用3位二進(jìn)制數(shù)表示1位十進(jìn)制數(shù)。

3、（×）8.二進(jìn)制數(shù)整數(shù)最低位的權(quán)值為2。（×）三、選擇題。1.1010的基數(shù)是（B）A10 B2 C16 D任意數(shù)2.下列數(shù)中，不是余3碼的是（D）A 1011 B1010 C 0110 D 00003.二進(jìn)制數(shù)最低位的權(quán)值是（B）A 0 B 1 C 2 D 44.十進(jìn)制數(shù)的權(quán)值是（A） A 10的冪 B2的冪 C16的冪 D 8的冪5.二進(jìn)制數(shù)的權(quán)值為（B）A 10的冪 B2的冪 C 16的冪 D 8的冪6.在二進(jìn)制計(jì)數(shù)系統(tǒng)中每個(gè)變量的取值為（A）A 0和 1 B 07 C 010 D 0167.十進(jìn)制計(jì)數(shù)系統(tǒng)包含（B）A 六個(gè)數(shù)字 B 十個(gè)數(shù)字 C 十六個(gè)數(shù)字 D 三十

4、二個(gè)數(shù)字8.（10101）8421BCD對(duì)應(yīng)的十進(jìn)制數(shù)為（B）A 8561 B 8975 C7AD3 7971第二章一、填空題。1.邏輯變量和邏輯函數(shù)只有 0,1 兩種取值，它們僅代表兩種相反的邏輯狀態(tài)。2.描述邏輯函數(shù)值與對(duì)應(yīng)變量取值關(guān)系的表格叫 真值表 。3.基本邏輯關(guān)系有三種，它們是 與 ， 或 ， 非 。4.常用的復(fù)合邏輯運(yùn)算有 與非 ， 或非 ，與或非， 異或 ，同或。5.與或邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式是 最小項(xiàng)表達(dá)式 。6.邏輯函數(shù)Y=AB+(AB)的反函數(shù)是Y=(A+B)(A+B) ，對(duì)偶式是Y=(A+B)(A+B) 。7.摩根定律的兩種形式是互為 對(duì)偶式 。8.最簡(jiǎn)與或式的標(biāo)準(zhǔn)是邏輯

5、式中的 與項(xiàng) 最少；每個(gè)乘積項(xiàng)中的 變量 最少。9邏輯函數(shù)常用的化簡(jiǎn)方法有 代數(shù)法 和 卡諾圖法 。10、邏輯函數(shù)中任意二個(gè)最小項(xiàng)之積為 0 。二、判斷題。1.邏輯函數(shù)的標(biāo)準(zhǔn)與或式又稱最小項(xiàng)表達(dá)式，它是惟一的。（）2.列邏輯函數(shù)真值表時(shí)，若變量在表中的位置變化，就可以列出不同的真值表。（×）3.無(wú)論變量如何取值，幾個(gè)最小項(xiàng)之和都是零，則這幾個(gè)最小項(xiàng)須是無(wú)關(guān)項(xiàng)。（）4.卡諾圖化簡(jiǎn)邏輯函數(shù)的本質(zhì)就是合并相鄰最小項(xiàng)。（）三、選擇題。1.邏輯函數(shù)Y=AB的反函數(shù)是（D）A Y=AB B Y=AB C Y=(AB) DA,B,C都是2.邏輯函數(shù)Y1=AB和Y2=AB滿足（D）A Y1與Y2互為

6、反函數(shù) B Y1與Y2互為對(duì)偶式C Y1與Y2相等 D Y1和Y2既互反也對(duì)偶3.n個(gè)變量最小項(xiàng)的個(gè)數(shù)共有（C）A 2n B n乘以n C 2的n次方 D 2的n次方減14.使邏輯函數(shù)Y=(A+BC)(A+B)為1的變量取值是（C）A 001 B 101 C 011 D 1115.函數(shù)Y1=AB+BC+AC與Y2=AB+BC+AC(D)A 互為對(duì)偶式 B 互為反函數(shù) C 相等 D A,B,C都不對(duì)第四章一、填空題1、組合邏輯電路的特點(diǎn)是輸出狀態(tài)只于 輸入信號(hào)有關(guān) ，與電路原有狀態(tài) 無(wú)關(guān) ，其基本單元電路是 門(mén)電路 。2、編碼器按功能的不同分為三種： 二進(jìn)制編碼器 、 二-十進(jìn)制編碼器 、 優(yōu)先

7、編碼器 。3、譯碼器按功能的不同分為三種：二進(jìn)制譯碼器 、 二-十進(jìn)制譯碼器 、 顯示譯碼器 。4、輸入3位二進(jìn)制代碼的二進(jìn)制譯碼器應(yīng)有 8 個(gè)輸入端，共輸出 8 個(gè)最小項(xiàng)。5、8選1數(shù)據(jù)選擇器在所有輸入數(shù)據(jù)都為1時(shí)，其輸出標(biāo)準(zhǔn)與或表達(dá)式共有 8 個(gè)最小項(xiàng)。6、全加器有三個(gè)輸入端，它們分別為 被加數(shù) ， 加數(shù) 和 相鄰低位進(jìn)數(shù)位 ；輸出端有兩個(gè)，分別為 本位和 、 進(jìn)位數(shù) 。7、數(shù)值比較器的功能是 用以比較二組二進(jìn)制數(shù)的大小或相等 。8、在組合邏輯電路中，消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的主要方法有： 加選通脈沖 、 加封鎖脈沖 、輸出端接濾波電容、修改設(shè)計(jì)增加冗余項(xiàng)。二、判斷題（正確的題在括號(hào)內(nèi)填“”，錯(cuò)誤

8、的題填“×” ）1、門(mén)電路是最簡(jiǎn)單的組合邏輯電路。 （ ）2、組合邏輯電路全部由門(mén)電路組成。 （ ）3、數(shù)據(jù)選擇器用以將一個(gè)輸入數(shù)據(jù)分配到多個(gè)指定輸出端上的電路。 （× ）4、顯示譯碼器CC14547既可用以驅(qū)動(dòng)半導(dǎo)體數(shù)碼顯示器，也可用以驅(qū)動(dòng)液晶顯示器。 （× ）5、數(shù)值比較器是用于比較兩組二進(jìn)制數(shù)大小或相等的電路。 （ ）6、加法器是用于對(duì)兩組二進(jìn)制數(shù)進(jìn)行比較的電路。 （× ）7、優(yōu)先編碼器只對(duì)多個(gè)輸入編碼信號(hào)中優(yōu)先權(quán)最高的信號(hào)進(jìn)行編碼。 （ ）三、選擇題（將正確的答案填入括號(hào)內(nèi)）1、二十制編碼器的輸入信號(hào)應(yīng)有 （ D ）A、2個(gè) B、4個(gè) C、8個(gè)

9、D、10個(gè)2、輸入為n位二進(jìn)制代碼的譯碼器輸出端個(gè)數(shù)為 （ C ）A、n2個(gè) B、2n個(gè) C、2n個(gè) D、n個(gè)3、8位串行進(jìn)位加法器由 （ A ）A、8個(gè)全加器組成 B、8個(gè)半加器組成C、4個(gè)全加器和4個(gè)半加器組成 D、16個(gè)全加器組成4、從多個(gè)輸入數(shù)據(jù)中選擇其中一個(gè)輸出的電路是 （ B ）A、數(shù)據(jù)分配器 B、數(shù)據(jù)選擇器C、數(shù)值比較器 D、編碼器5、能對(duì)二進(jìn)制數(shù)進(jìn)行比較的是 （ C ）A、數(shù)據(jù)分配器 B、數(shù)據(jù)選擇器C、數(shù)值比較器 D、編碼器6輸出低電平有效的二十進(jìn)制譯碼器輸出Y5=0時(shí)它的輸入代碼為（A ） A.0101 B、0011 C、1001 D、0111第五章自我檢測(cè)題一，填空題1.

10、觸發(fā)器具有_兩個(gè)_穩(wěn)定狀態(tài)，其輸出狀態(tài)由觸發(fā)器的_輸入信號(hào)_和_原有_狀態(tài)組成。2. 基本RS觸發(fā)器有_置0_，_置1_ ,_保持三種可使用的功能。對(duì)于有與非門(mén)組成的基本RS觸發(fā)器，在RD=1.SD=0時(shí)，觸發(fā)器 保持原狀態(tài);在RD=1,SD=1時(shí)，觸發(fā)器 _置0_ ;在RD=0時(shí).SD=1時(shí)，觸發(fā)器_；不允許RD=0，SD=0存在，排除這種情況出現(xiàn)的約束條件是_R + S_=1_.3. 由或非門(mén)組成的基本RS觸發(fā)器在RD=0，SD=1時(shí)，觸發(fā)器_置1_;在RD=1.SD=0時(shí)，觸發(fā)器_置0_;在RD=0,SD=0時(shí)，觸發(fā)器 保持原狀態(tài) ;不允許RD=1，SD=1存在，排除這種情況出現(xiàn)的約束條

11、件是_RDSD_=0 .4. 邊沿JK觸發(fā)器具有_置0_,_置1_,_保持_,_計(jì)數(shù)_功能，其特性方程為_(kāi)Q =JQ + KQ_ .對(duì)于具有異步置0端RD和置1端SD的TTL邊沿JK觸發(fā)器，在RD=1，SD=1，要使QN+1=(QN)時(shí)，要求J為_(kāi)高電平_.K為_(kāi)高電平_;如要求QN+1=QN時(shí)，則要求J為_(kāi)低電平_.K為_(kāi)低電平_;如要求QN+1=1時(shí)，要求J為_(kāi)高電平_,K為_(kāi)低電平_;如要求QN+1=0時(shí)，要求J為_(kāi)低電平_,K為_(kāi)高電平.5. 維持阻塞D觸發(fā)器具有_置0_和_置1_功能，其特性方程為_(kāi)Q = D _.如將輸入D和輸出Q相連后，則D觸發(fā)器處于_計(jì)數(shù)_狀態(tài).6. 特性表用以

12、表示觸發(fā)器的_次態(tài)_和_輸入信號(hào)_與_現(xiàn)態(tài)_之間的關(guān)系。二，判斷題1. 一個(gè)觸發(fā)器可保存1位二進(jìn)制。（ ）2. 由與非門(mén)組成的基本RS觸發(fā)器可用RD和SD端輸入的信號(hào)直接進(jìn)行置0或置1.( )3. 上升沿觸發(fā)器在時(shí)鐘脈沖CP=1期間，輸出狀態(tài)隨信號(hào)變化。（× ）4. 同步RS觸發(fā)器在CP=1期間，輸出狀態(tài)隨輸入R.S端的信號(hào)變化。（）5. 上升沿JK觸發(fā)器原狀態(tài)為1，欲使其狀態(tài)為0時(shí)，則在時(shí)鐘脈沖CP上升沿到來(lái)前置J= ，K=1. （）6. 同步觸發(fā)器在時(shí)鐘脈沖=期間，。輸入信號(hào)發(fā)生變化時(shí)，對(duì)輸出的狀態(tài)不會(huì)有影響。(×).邊沿觸發(fā)器在時(shí)鐘期間，.輸入信號(hào)發(fā)生變化時(shí)，輸出的狀

13、態(tài)隨之變化。（×）.維持阻塞觸發(fā)器在輸入=時(shí)，輸入時(shí)鐘脈沖上升沿后，觸發(fā)器只能翻到狀態(tài)。（）三，選擇題， 有與非門(mén)組成的基本觸發(fā)器在輸入，和同時(shí)由變后，觸發(fā)器的輸出狀態(tài)為（D ）,狀態(tài)，狀態(tài),狀態(tài)不變，狀態(tài)不定有與非門(mén)組成的同步觸發(fā)器在=時(shí)，輸入和信號(hào)同時(shí)由變?yōu)闀r(shí)，輸出狀態(tài)為( D)，狀態(tài)，狀態(tài)狀態(tài)不變狀態(tài)不確定3維持阻塞觸發(fā)器在時(shí)鐘脈沖上升沿到來(lái)前=，而在上升沿以后變?yōu)椋瑒t觸發(fā)器狀態(tài)為（B ） A,0狀態(tài) B，1狀態(tài) C狀態(tài)不變 D狀態(tài)不確定4下降觸出發(fā)的邊沿JK觸發(fā)器在時(shí)鐘脈沖CP下降沿到來(lái)前J=1，K=0，而在CP下降沿到來(lái)后變?yōu)镴=0，K=1，則觸發(fā)器狀態(tài)為 ( B),狀態(tài)，

14、狀態(tài)狀態(tài)不變狀態(tài)不確定,個(gè)邊沿觸發(fā)器組成的二進(jìn)制計(jì)數(shù)器最多能計(jì)（B ）A,0至7個(gè)數(shù) B,0至15個(gè)數(shù) C，0至9個(gè)數(shù) D，0至16個(gè)數(shù)6，下降觸發(fā)器邊沿JK觸發(fā)器CT74LS112的RD=1，SD=1，且 J=1，K=1時(shí)，如時(shí)鐘脈沖CP輸入頻率為110KHZ的方波，則Q端輸出脈沖的頻率為 （B ）A，110KHZ B,55KHZ C,50KHZ D,220KHZ7要將下降沿邊沿JK觸發(fā)器CT74LS112輸出Q置為高電平1時(shí)，輸入為 （D ）A,J=1，K=1，RD=1，SD=1，輸入CP正躍變B,J=1，K=0，RD=0，SD=1，輸入CP負(fù)躍變C,J=1，K=1，RD=1，SD=1，輸

15、入CP負(fù)躍變D,J=1，K=0，RD=1，SD=1，輸入CP負(fù)躍變8要將維持阻塞D觸發(fā)器CT74LS74輸入Q置為低電平0時(shí)，輸入為 （D ）A,D=0，RD=1，SD=1，輸入CP負(fù)躍變B,D=1，RD=1，SD=1，輸入CP正躍變C,D=0，RD=1，SD=0，輸入CP正躍變D,D=1，RD=0，SD=1，輸?shù)诹聠卧獧z測(cè)題一，填空題1.對(duì)于時(shí)序邏輯電路來(lái)說(shuō)，某時(shí)刻電路的輸出狀態(tài)不僅取決于該時(shí)刻的 而且還取決于電路的_原有狀態(tài)_ ，因此，時(shí)序邏輯電路具有_記憶_ 性 。2時(shí)序邏輯電路由 _存儲(chǔ)_電路和_組合邏輯_電路兩部分組成，_存儲(chǔ)_電路必不可少。3描述同步時(shí)序邏輯電路的三組方程分別是_

16、輸入方程_，_驅(qū)動(dòng)方程_ ，_狀態(tài)方程_。4計(jì)數(shù)器按計(jì)數(shù)進(jìn)制分，有_二 進(jìn)制計(jì)數(shù)器，_十_ 進(jìn)制計(jì)數(shù)器和_任意_ 進(jìn)制計(jì)數(shù)器。5集成計(jì)數(shù)器的清零方式分為_(kāi)異步置0_ 和_同步置0_，置數(shù)方式分為_(kāi)異步置數(shù)_和_同步置數(shù)_.6計(jì)數(shù)器中各觸發(fā)器的時(shí)鐘脈沖是同一個(gè)，觸發(fā)器狀態(tài)更新時(shí)同時(shí)的，這種計(jì)數(shù)器稱為_(kāi)同步計(jì)數(shù)_。7一個(gè)4位二進(jìn)制加法計(jì)數(shù)器的起始計(jì)數(shù)狀態(tài),Q3Q2Q1Q0=1010，當(dāng)最低位接受到4個(gè)計(jì)數(shù)脈沖時(shí)，輸出狀態(tài)Q3Q2Q1Q0=_1110_。8 求二進(jìn)制計(jì)數(shù)器最大計(jì)數(shù)值：1位計(jì)數(shù)器_2-1=1_;2位計(jì)數(shù)器;_ 2-1=3_;3位計(jì)數(shù)器_2-1=7_;4位計(jì)數(shù)器_2-1=15_;5位計(jì)數(shù)

17、器_2-1=31_.9.求二進(jìn)制計(jì)數(shù)器的模：1位計(jì)數(shù)器_2 =2_;2位計(jì)數(shù)器_2 =4_;3位計(jì)數(shù)器2 =8_;4位計(jì)數(shù)器_2 =16_;8位計(jì)數(shù)器_2 =32_.10.具有移位功能的寄存器稱為_(kāi)移位寄存器_;它又可分為_(kāi)左移位寄存器_._右移位寄存器_和_雙位移位寄存器_.11.4位移位寄存器可寄存_4_個(gè)數(shù)碼 ，若將這些數(shù)碼全部從串行輸出端輸出時(shí)，需輸入_4_個(gè)移位脈沖12.按事先規(guī)定的脈沖順序輸出的電路稱為_(kāi)順序脈沖發(fā)生器_.二.判斷題1由觸發(fā)器組成的電路是時(shí)序邏輯電路。（）時(shí)序邏輯電路由觸發(fā)器和組合邏輯電路組成。（ ）3在同步計(jì)數(shù)器中，各觸發(fā)器的時(shí)鐘脈沖CP都相同。（ ）4同步時(shí)序邏

18、輯電路的分析方法和異步時(shí)序邏輯的分析方法完全相同。（×）5十進(jìn)制計(jì)數(shù)器由十個(gè)觸發(fā)器組成。（× ）6異步計(jì)數(shù)器的計(jì)數(shù)速度最快。（× ）7異步計(jì)數(shù)器中的各個(gè)觸發(fā)器必須具有翻轉(zhuǎn)功能。（ ）8同步計(jì)數(shù)器和異步計(jì)數(shù)器串行級(jí)聯(lián)后為異步計(jì)數(shù)器。（ ）9.4位二進(jìn)制計(jì)數(shù)器也是一個(gè)16分頻電路。（）10.4位二進(jìn)制計(jì)數(shù)器表示的數(shù)值范圍為015。（ ）11.只有10進(jìn)制計(jì)數(shù)器才能用反饋歸零法或反饋置數(shù)法構(gòu)成任意進(jìn)制計(jì)數(shù)器。（ ）12.雙向移位寄存器可同時(shí)執(zhí)行左移和右移功能。（× ）三選擇題1.時(shí)序邏輯電路主要組成電路是（B ）A.與非門(mén)和或非門(mén) B.觸發(fā)器和組合邏輯電路 C.施密特觸發(fā)器和組合邏輯電路 D.整形電路和多諧振電路2.構(gòu)成計(jì)數(shù)器的主要電路是（C ）A.與非門(mén) B.或非門(mén) C.觸發(fā)器 D.組合邏輯電路3.一個(gè)三進(jìn)制計(jì)數(shù)器和一個(gè)八進(jìn)制計(jì)數(shù)器串接起來(lái)后的最大計(jì)數(shù)值為（ C）A.7 B.19 C.23 D.314.十進(jìn)制計(jì)數(shù)器的有效狀態(tài)共有（B ）A.8個(gè) B.9個(gè) C.16個(gè) D