1、結合HSPICE模型與IBIS-AMI模型進行高速串行通道仿真的新方法逯永廣 張濤 (聯想科技 是德科技EDA )luyg3L; tao_zhang摘 要 IBIS-AMI模型是高速電路信號完整性分析中常用的一種芯片行為模型。 很多芯片廠商也提供HSPICE模型并結合Verilog-A語言描述均衡行為。 在過去， 這兩種模型很難同時放在一個鏈路中進行完整的鏈路性能分析。 本文介紹了一種將HSPICE模型與IBIS-AMI模型進行聯合仿真的方法，解決了這一難題。 這種新方法用于SATA3鏈路的性能分析， 并與測試結果和仿真結果進行了實際比對分析，實現了兩者較好的吻合。關鍵詞 IBIS-AMI，S

2、ATA，ADS，HSPICE A New Approach of SerDes Channel Simulation with HSPICE( include Verilog-A ) & IBIS AMI Models LU Yongguang, ZHANG TaoLenovo Technologies, Keysight Technologies EDAAbstract: IBIS-AMI model is a popular model which has been widely used in high speed signal integrity analysis. Many

3、IC vendors also provide HSPICE model and use Verilog-A to describe the equalization behavior. In the past, it is difficult to include both IBIS AMI model and HSPICE model in one complete link and analyze the link performance. In this paper, a new approach is proposed to solve this issue. The approac

4、h is used in SATA3 channel simulation to evaluate signal quality. Simulation result is compared with real measurement and shows good consistency.Keywords: IBIS-AMI，SATA，ADS，HSPICE 21 引言隨著科技的發展， 消費類電子如PC， 移動終端上用到的高速數字信號越來越多， 傳輸速率也越來越快。通常，在PC 類產品的信號完整性設計中， CPU 廠商會提供針對不同高速信號標準的布線設計規范， 系統廠家需要根據設計規范開展設計。

5、 然而， CPU廠商給出的設計規范通常是滿足系統系能的最低要求， 系統廠商如果希望提高產品競爭力， 保證產品的可靠性，需要對高速信號全鏈路進行優化設計。 這時， 高速信號的仿真與測試工作變得必不可少。本文將通過某PC設計中SATA3鏈路的實際案例來說明仿真與測試結合的重要性。 目前在進行PC主板SATA測試的時候，終端所接外部設備具有不確定性，另外由于物理結構的原因使得測試不能夠測到信號終端，根據信號完整性理論知道后端的鏈路以及芯片封裝的反射作用都會對測試結果造成一定的影響，因此在測試時，對發送 （TX）信號，通常會用專門設計的測試夾具測試到Host終端連接器處，對此處的信號質量進行評估，而對

6、于接收（RX）信號，則是通過環回測試誤碼率。在這種情況下，能夠通過仿真的方法得到準確的TX和RX終端的信號眼圖，對信號質量進行評估會有特別重要的意義。2 項目簡介該項目為PC設計，完整的SATA3鏈路包含CPU,主板走線，連接器，電纜，轉接卡，SSD 固態硬盤。整體拓撲結果如下圖1所示。需要通過仿真評估SATA3鏈路在“讀”和“寫”兩種模式下眼圖質量是否滿足規范要求。 圖1 SATA3鏈路拓撲結構本項目中， CPU廠商提供了芯片接口及封裝的HSPICE模型。在HSPICE模型中， 信號的去加重（de-emphasis）功能通過Verilog-A語言實現。SSD 廠商提供了參考轉接卡的PCB 設

7、計圖及接收芯片的IBIS-AMI 模型。這是高速設計中經常會遇到的情況：發送端芯片廠商提供的是HSPICE模型，而接收端則是IBIS-AMI模型，或者反之。由于EDA 軟件兼容性的原因， 過去這種情況是很難進行仿真分析的，這里利用是德科技（Keysight）的ADS仿真軟件的通道仿真器（ChannelSim），很好的解決了這一問題。3 仿真步驟該項目的基本仿真流程包含3個階段：1. 主板及轉接卡PCB 走線的S參數提取。2. 發送與接收端的芯片模型導入。3. 完整鏈路的仿真與結果分析。3.1 主板及轉接卡PCB 走線的S參數提取很多仿真軟件都提供了分析工具， 可以用于PCB 上走線S 參數模型

8、提取。 提取時， 需要注意兩點：一是應盡量采用全波電磁場仿真器。 由于SATA3標準的傳輸速率達到6Gbps， 走線的S 參數應至少覆蓋10GHz，以滿足對信號帶寬的基本要求。在這樣的仿真頻段， 采用基于等效電路方法的快速電磁場求解器往往不能滿足精度要求， 因此應采用全波仿真技術。 本案例中， 采用ADS 軟件的Momentum三維平面電磁場仿真器對走線進行S 參數提取。二是應注意對PCB 材料參數的設置。很多情況下PCB廠商提供的材料參數， 特別是損耗角正切，在用于仿真時會與實際測試結果有出入。 設計工程師可設計專門的測試電路板驗證板材參數的準確性， 將根據實際測試校正的材料參數用于仿真可以

9、大大提高仿真的準確性。 3.2 發送與接收芯片模型導入如前所述，芯片廠商已經提供了芯片的 HSPICE模型及IBIS-AMI 模型。 我們需要分別將模型導入至EDA 仿真軟件中并驗證模型可以正確工作。這里，選用ADS軟件作為仿真平臺， 它對HSPICE（包括Verilog-A模型）和IBIS-AMI模型都有著很好的兼容性， 克服了兩種模型無法同時的難題。 ADS 軟件中提供了HSPICE模型導入向導。 按照向導提示， 可以一步步完成模型的導入， 包括選擇模型文件， 指定模型子電路， 指定模型符號等。HSPICE 模型的相關參數也可以轉為ADS 的模型參數。 HSPICE 需要調用的Verilo

10、g-A 模型不需要進行任何調整就可以被ADS 識別。 CPU的HSPICE模型導入ADS 軟件后， 需要驗證模型行為的準確性。在ADS 軟件中， 通過時域瞬態仿真可以獲得HSPICE模型在發送端不同位置發出的信號波形，將它與HSPICE 仿真或者的相同位置波形進行比對， 兩者的波形完全相同， 從而驗證了模型的準確性。 IBIS是芯片廠家提供的數字芯片輸入輸出緩沖器行為模型。 IBIS 開放論壇在IBIS 5.0 標準中添加了算法模型接口（AMI， Algorithm Modeling Interface ），用于對芯片內部均衡（如DFE,FFE, CTLE）和時鐘恢復（CDR）進行建模。 如今

11、，IBIS-AMI 模型已經被廣大芯片廠商、系統廠商及EDA 工具所接受， 成為高速串行鏈路仿真中芯片模型的主流。 IBIS-AMI 模型可以被ADS 軟件直接導入， 通過通道仿真進行分析。 3.3 完整鏈路的仿真通過以上步驟， 鏈路中的芯片模型與PCB 走線模型已經建好。 電纜的S 參數模型可以通過矢量網絡分析儀測量獲取， 連接器的S 參數模型則由廠商直接提供。得到整個鏈路中每個部分的模型之后， 在ADS 軟件中將所以模型級聯在一起， 形成完整的仿真鏈路。 然后通過通道仿真“讀” 和“寫”模式下的眼圖結果。在仿真過程中，通道仿真器首先求解無源鏈路的階躍響應，通過對輸入比特序列階躍響應的疊加，

12、 可以獲得需要的輸出波形及對應的眼圖結果。本案例中， CPU的HSPICE模型可以選擇輸出階躍信號， 由此可以獲得鏈路的階躍響應，從而完整鏈路仿真。 在“寫”模式下， 由CPU 作為發送端發出信號， SSD作為接收端。仿真原理圖如圖3所示。圖3 “寫”模式下的鏈路通道仿真原理圖在“讀”模式下， 由SSD 作為發送端發出信號， CPU作為接收端。仿真原理圖如圖4所示。圖4 “讀”模式下的鏈路通道仿真原理圖4 測試與仿真驗證上述仿真需進行實際測試以驗證其準確性。對于SATA3信號，我們對接收端（相對于主板）信號進行了實際測試。由于終端設備的不確定性及測試條件所限，無法測試到SSD接收端芯片上波形，

13、至測試了Host 連接器處的波形，測試拓撲結構如下所示：圖5 測試拓撲結構示意圖測試使用LBTP碼型，恢復時鐘頻率按照協議設置為8.6796MHz。測試眼圖結果，及作為對比在同一位置仿真所得的眼圖結果如下圖所示。 (a) （b）圖6 測試與仿真眼圖對比：(a)測試結果；(b)仿真結果 仿真與測試的眼高眼寬結果對比如下：眼高（mV）眼寬(ps)仿真257.0137.5測試279.7132.6 從結果對比看，仿真的眼高略低于實際測試的結果。 這可能與提取主板上走線的S 參數模型時對PCB 材料的參數設置有關。在PCB 材料的損耗角正切參數， 仿真時直接使用了廠商提供的數值（0.035）。 得到的插

14、入損耗結果可能比實際值偏大， 有待進一步驗證。 仿真的眼寬與實際測試結果基本一致。 從總體上看，仿真與測試結果顯示了很高的吻合度， 驗證了分析方法的準確性。我們可以依據結果評估SSD接收端芯片上仿真眼圖結果的準確度。5 結論HSPICE模型，特別是包含Verilog-A模塊的HSPICE模型與業界主流的IBIS-AMI 模型的聯合仿真，一直是困擾高速設計工程師經常面臨的一個難題。 本文介紹的解決方案， 使用ADS平臺，克服了這一難題。 通過仿真與測試的對比， 驗證了這一方法的有效性。 這種方法不僅適用于SATA3鏈路的分析， 也同樣使用與其他標準， 如PCIe3，USB2，USB3等。參考文獻1 Intel，“FASE Verilog-A Model General Usage Guide”, March, 20142 Fangyi Rao, Vuk Borich, Henock Abebe, Ming Yan. “Rigorous Modeling of Transmit Jitter for Accurate and Efficient Statistical Eye Simulation”, DesignCon 2010.