1、實驗六  Verilog設(shè)計分頻器/計數(shù)器電路一、實驗?zāi)康?#160;1、進(jìn)一步掌握最基本時序電路的實現(xiàn)方法； 2、學(xué)習(xí)分頻器/計數(shù)器時序電路程序的編寫方法； 3、進(jìn)一步學(xué)習(xí)同步和異步時序電路程序的編寫方法。 二、實驗內(nèi)容 1、用Verilog設(shè)計一個10分頻的分頻器，要求輸入為clock（上升沿有效），reset（低電平復(fù)位），輸出clockout為4個clock周期的低電平，4個clock周期的高電平），文件命名為fenpinqi10.v。 2、用Verilog設(shè)計一異步清零的十進(jìn)制加法計數(shù)器，要求輸入為時鐘端CLK（上

2、升沿）和異步清除端CLR（高電平復(fù)位），輸出為進(jìn)位端C和4位計數(shù)輸出端Q，文件命名為couter10.v。  3、用Verilog設(shè)計8位同步二進(jìn)制加減法計數(shù)器，輸入為時鐘端CLK（上升沿有效）和異步清除端CLR（低電平有效），加減控制端UPDOWN，當(dāng)UPDOWN為1時執(zhí)行加法計數(shù)，為0時執(zhí)行減法計數(shù)；輸出為進(jìn)位端C和8位計數(shù)輸出端Q，文件命名為couter8.v。  4、用VERILOG設(shè)計一可變模數(shù)計數(shù)器，設(shè)計要求：令輸入信號M1和M0控制計數(shù)模，當(dāng)M1M0=00時為模18加法計數(shù)器；M1M0=01時為模4加法計數(shù)器；當(dāng)M1M0=10時為模12加法

3、計數(shù)器；M1M0=11時為模6加法計數(shù)器，輸入clk上升沿有效，文件命名為mcout5.v。  5、VerilogHDL設(shè)計有時鐘時能的兩位十進(jìn)制計數(shù)器，有時鐘使能的兩位十進(jìn)制計數(shù)器的元件符號如圖所示，CLK是時鐘輸入端，上升沿有效；ENA是時鐘使能控制輸入端，高電平有效，當(dāng)ENA=1時，時鐘CLK才能輸入；CLR是復(fù)位輸入端，高電平有效，異步清零；Q3.0是計數(shù)器低4位狀態(tài)輸出端，Q7.0是高4位狀態(tài)輸出端；COUT是進(jìn)位輸出端。三、實驗步驟實驗一：分頻器1、 建立工程2、 創(chuàng)建Verilog HDL文件3、 輸入10分頻器程序代碼并保存4、 進(jìn)行綜合編譯5、 新建波形文

4、件6、 導(dǎo)入引腳7、 設(shè)置信號源并保存8、 生成網(wǎng)表9、 功能仿真10、 仿真結(jié)果分析由仿真結(jié)果可以看出clockout輸出5個clock周期的低電平和5個clock的高電平達(dá)到10分頻的效果，設(shè)計正確。實驗二：十進(jìn)制加法計數(shù)器（異步清零）1、 建立工程2、 創(chuàng)建Verilog HDL文件3、 輸入加法計數(shù)器代碼并保存4、 進(jìn)行綜合編譯5、 新建波形文件6、 導(dǎo)入引腳7、 設(shè)置信號源并保存8、 生成網(wǎng)表9、 功能仿真10、 仿真結(jié)果分析由仿真結(jié)果可以看出異步清除端CLR高電平時，輸出Q清零，CLR低電平則Q進(jìn)行1到9的計數(shù)，超過9進(jìn)位端C為1 ，Q從0 開始重新計數(shù)如此循環(huán)。因此設(shè)計正確。實驗

5、三：8位同步二進(jìn)制加減計數(shù)器1、 建立工程2、 創(chuàng)建Verilog HDL文件3、 輸入同步8位加減法計數(shù)器程序代碼并保存4、 進(jìn)行綜合編譯5、 新建波形文件6、 導(dǎo)入引腳7、 設(shè)置信號源并保存8、 生成網(wǎng)表9、 功能仿真10、 仿真結(jié)果分析由仿真波形圖可以看出當(dāng)時鐘clock的上升沿到來時，clr為低電平時清零，實現(xiàn)同步復(fù)位。當(dāng)updown為低電平時，計數(shù)器做減法操作；當(dāng)updown為低電平時，計數(shù)器做加法操作。所以設(shè)計正確。實驗四：可變模數(shù)計數(shù)器1、 建立工程2、 創(chuàng)建Verilog HDL文件3、 輸入可變模數(shù)計數(shù)器程序代碼并保存module mcout5_ljj (M1,M0,CLK,

6、out,c,CLR);input M1,M0,CLK,CLR;output c;output5:0out;reg c;reg5:0M,N;reg5:0out;always(posedge CLK or posedge CLR)begin if (CLR) begin out<=0;N<=0; end else begin N<=M; case(M1,M0) 'b00: M<=18; 'b01: M<=4; 'b10: M<=12; 'b11: M<=6; endcase if(N=M) begin if(out=(M-1

7、) begin out<=0;c<=c; end else begin out<=out+1; end end else begin out<=0;c<=0; end endendendmodule4、 進(jìn)行綜合編譯5、 新建波形文件6、 導(dǎo)入引腳7、 功能仿真11、 仿真結(jié)果分析當(dāng)M1M0=00時波形圖，此時為模18的加法計數(shù)器當(dāng)M1M0=01時波形圖，此時為模4加法計數(shù)器當(dāng)M1M0=10時波形圖，此時為模12加法計數(shù)器當(dāng)M1M0=01時波形圖，此時為模6加法計數(shù)器實驗五：2位十進(jìn)制計數(shù)器1、 建立工程2、 創(chuàng)建Verilog HDL文件3、 輸入2位十進(jìn)制計數(shù)

8、器程序代碼并保存module counter8 (clk,clr,ena,cout,ql,qh);input clk,clr,ena;output cout;output3:0 ql,qh;reg3:0qh,ql;reg cout;always (posedge clk or posedge clr)begin if(clr) begin qh<=0; ql<=0; cout<=0; end else if(ena) begin ql<=ql+1; if(ql='b1010) begin ql<=0;qh<=qh+1; if(qh='b1010) begin qh<=0; cout<=cout