1、算法流程圖及ASM圖    引例  設計一個邏輯電路，其輸入信號X=xn-1xn-2x0，Z為輸出信號，表示X中包含的1的個數。電路可用如下的流程圖描述：  圖5-2-1    含1統計電路    算法流程圖      算法流程圖由工作塊、判別塊、條件塊、開始結束塊以及指向線組成。圖5-2-2    算法流程圖的工作塊圖5-2-3    算法流程圖的判別塊圖5-2-4

2、    算法流程圖的條件塊         圖5-2-5    算法流程圖的開始塊和結束塊     如對引例的含1統計電路增加一個序列開始標志信號START和一個統計結束標志信號DONE，則其框圖為如下：          圖5-2-6    含1統計電路的算法流程圖  

3、;  算法設計    例5-2-1      設計如下左圖所示的乘法電路。圖中，輸入信號A=A4A3A2A1是被乘數，B=B4B3B2B1 是乘數，且均為4位二進制數，P=A*B是輸出信號，為8位二進制數。START為啟動信號，END為結束標志。其算法邏輯圖見下右圖。              圖5-2-7    乘法器的算法流程圖 &#

4、160;  例5-2-2   設計一個電路，用于計算平面上兩點之間的距離。該電路輸入信號為兩個8位二進制數X和Y，分別代表兩點橫坐標的差值和縱坐標的差值，電路輸出為Z，表示兩點之間的距離。計算誤差要求小于10%。                   圖5-2-8    例5-2-2的算法流程圖    電路劃分與邏輯框圖 

5、;   例5-2-3    根據含1統計電路的算法流程圖，畫出電路的邏輯框圖。如下。圖5-2-9    含1統計電路的邏輯框圖    例5-2-4     畫出4位二進制乘法器的邏輯框圖。如下。           圖5-2-10    乘法器的邏輯框圖    例5-2-5 &#

6、160;  根據距離運算電路的算法流程圖，畫出該電路的邏輯框圖。圖5-2-11    距離運算電路的邏輯框圖    數據處理單元的設計                                例5-2-6 

7、0;  設計含1統計電路的數據處理單元。如圖。圖5-2-12    含1統計電路的數據處理單元    例5-2-7    設計4位乘法器的數據處理單元。如圖。       圖5-2-13    4位乘法器的數據處理單元    5.2.5 ASM圖    .1 ASM圖的基本符號和組成圖5-2-14    ASM圖的狀態

8、圖圖5-2-15    ASM圖的判別塊圖5-2-16    ASM圖的條件輸出塊    .2 導出ASM圖的方法    ASM圖和算法流程圖間的相互關系和轉換規則十分明確，兩者之間工作塊（狀態塊）、判別塊、條件輸出塊基本對應。    例5-2-8  將含1統計電路的算法流程圖轉換成為ASM圖。如下圖。圖5-2-18    含1統計電路控制器ASM圖    例5-2-9

9、0;    將4位乘法器的算法流程圖轉換為ASM圖。如下圖。  圖5-2-19    乘法器控制單元ASM圖    控制單元的設計    .1 以觸發器為核心的控制器設計    例5-2-10    導出上圖所示的乘法控制單元的邏輯電路。    1.對ASM圖進行狀態分配：S000，S101，S211，S310圖5-2-20    乘法器

10、控制單元設計過程之一    2.填寫激勵函數卡諾圖圖5-2-20    乘法器控制單元設計過程之一    3.導出輸出方程                    END = Q1Q0           

11、60;           CR  =  Q1Q0                                    

12、;                   CA =  Q1Q0                    CB1 =  Q1Q0       &#

13、160;            CB0 = Q1Q0 +  Q1Q0                     CC =  Q1Q0           

14、0;        CM1 =  Q1Q0Bi                    CM0 =  Q1Q0Bi + Q1Q0      4.畫邏輯圖：圖5-2-21    乘法器控制單元邏輯電路之一    .

15、2 以集成計數器為核心的控制器設計    例5-2-11   用集成計數器74163，輔以適當的組合器件，設計乘法器控制單元電路。    1.狀態分配：S000，S101，S211，S310圖5-2-22    乘法控制器單元設計過程之二    2.列操作表圖5-2-22    乘法控制器單元設計過程之二    3.填寫激勵函數卡諾圖圖5-2-22    乘法控制器單

16、元設計過程之二    4.導出輸出方程                    END = Q1Q0                       CR 

17、 =  Q1Q0                                                

18、;       CA = CB1 = Q1Q0                     CB0 = Q1Q0 +  Q1Q0 = Q0                &#

19、160;    CC =  Q1Q0                    CM1 =  Q1Q0Bi                    CM0 =  Q1

20、Q0Bi + Q1Q0     5.畫邏輯圖：圖5-2-23    乘法器控制單元邏輯電路之二    .3 以集成移位器為核心的控制器設計    例5-2-12   用集成移位器74194，輔以適當的組合器件，設計乘法器控制單元的電路。    進行狀態分配：S000，S101，S211，S310，得操作表及各激勵輸入端的函數卡諾圖，如圖5-2-24。圖5-2-24    乘法器控制單元邏

21、輯電路之三    各輸出信號的函數表達式為：                    END = QAQB                       CR

22、60; =  QAQB                                               &#

23、160;       CA = CB1 = QAQB                     CB0 = QAQB +  QAQB                

24、0;     CC =  QAQB                    CM1 =  QAQBBi                    CM0 = 

25、; QAQBBi + QAQB     激勵函數M1、M0用雙4選1MUX實現，各輸出信號仍用譯碼器輔以少量門電路加以實現，其邏輯電路如圖5-2-25所示。圖5-2-25    乘法器控制單元邏輯電路之三    .4 以集成多D觸發器為核心的控制器設計    例5-2-13   用四D觸發器74175，輔以適當的組合器件，設計乘法器控制單元電路。    用多D觸發器設計時序電路時，狀態分配采用“一對一”的方法。所以進

26、行狀態分配如下：S00000，S11100，S21010，S31001。由ASM圖列出次態表，如表5-2-3所示。表5-2-3    次態表    由ASM圖可直接寫出各輸出方程                END = Q0             

27、0;   CR = Q1                 CA = CB1 = Q1                 CC = Q2          

28、0;     CB0 = Q1 + Q3                CM1 = Q2Bi                CM0 = Q2Bi + Q3    控制單元的邏輯框圖如圖5-2-26所示。圖5-2-26    乘法器控制單元邏輯電路之四    設計舉例    圖5-2-27給出了FIFO（先進先出，又稱為隊列）的順序存儲器的示意圖和待設計FIFO的框圖。圖5-2-27    FIFO存儲器示意圖    圖5-2-28給出了隊列在RAM中可能的幾種分布位置。圖中陰影代表隊列已占據的存儲空間，空白表示未被占據的存儲空間。圖5-2-28    隊列在RAM中