1、第第5 5章章 EDAEDA實驗開發系統實驗開發系統 第第5章章 EDA實驗開發系統實驗開發系統 5.1 GW48型型EDA實驗開發系統原理與使用介紹實驗開發系統原理與使用介紹 5.2 GW48實驗電路結構圖實驗電路結構圖 5.3 GW48系統結構圖信號名與芯片引腳對照表系統結構圖信號名與芯片引腳對照表 5.4 GW48型型EDA實驗開發系統使用示例實驗開發系統使用示例 習題習題 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 5.1 GW48型型EDA實驗開發系統原理與實驗開發系統原理與使用介紹使用介紹 5.1.1 系統主要性能及特點 (1) GW48系統設有通用的在系統編程下載電路，

2、可對Lattice、Xilinx、Altera、Vantis、Atmel和Cypress等世界六大PLD公司各種ISP編程下載方式或現場配置的CPLD/FPGA系列器件進行實驗或開發。其主系統板與目標芯片板采用接插式結構，動態電路結構自動切換工作方式，含可自動切換的12種實驗電路結構模式。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (2) GW48系統基于“電路重構軟配置”的設計思想，采用了I/O口可任意定向目標板的智能化電路結構設計方案，利用在系統微控制器對I/O口進行任意定向設置和控制，從而實現了CPLD/FPGA目標芯片I/O口與實驗輸入/輸出資源以各種不同方式連接來構造形式

3、各異的實驗電路的目的。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (3) GW48系統除豐富的實驗資源外，還擴展了A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機獨立用戶系統編程下載接口、48 MHz 高頻時鐘源及在板數字頻率計，在其上可完成200多種基于FPGA和CPLD的各類電子設計和數字系統設計實驗與開發項目，從而能使實驗更接近實際的工程設計。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 5.1.2 系統工作原理 圖5.1為GW48系列EDA實驗開發系統的板面結構圖，圖5.2為GW48系統目標板插座引腳信號圖，圖5.3為其功能結構模塊圖。圖5.3中所示的

4、各主要功能模塊對應于圖5.1的器件位置恰好處于目標芯片適配座B2的下方，由一微控制器擔任。其各模塊的功能分述如下。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 揚聲器SW9鍵模式選擇實 驗 電 路 結 構 變 換 選 擇 鍵CLOCK0單片機接口電路揚聲器連接VGA視頻接口RS-232串行接口J8鍵8散熱器CON2目標板插座221J6J4高頻時鐘源48MHz晶體J2GAL16V8/4JP2GAL16V8/374HC37374HC245頻率計測頻輸入D1D2目 標 板 插 座 1發光管J1高頻組中頻組低頻組電源輸出J5+5VGNDSWG9CON1J7C38+12VGND-12VD/A工作

5、電源座電源開關數碼7數碼6數碼5數碼4數碼3數碼2數碼1鍵1鍵2鍵3鍵4鍵5鍵6鍵7VR1IN1IN0AOUTAIN1AIN0主板信號輸入A/D接口PS/2J3AS1JP1CJP1BJP1AB8RS-232B4VGAB3時鐘頻率選擇時鐘發生電路接口電路視頻接口電路模式指示2在線下載接口電源輸入接口電路切換座模擬接口電路EU3EU2數/模轉換接口電路模/數轉換接口電路鍵系統復位SW10D9D10D11D12D13D14D15D16數碼8B2適配座目標芯片CPLD/FPGA目標芯片EDA實驗開發J3B在線下載接口1D3D4D5D6D7D8k1信號輸入A/D信號輸出D/A圖5.1 GW48實驗開發系

6、統的板面結構圖第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.2 GW48系統目標板插座引腳信號圖 2VCCCLOCK3CLOCK5CLOCK7CLOCK9CLOCK1PIO48VCCPIO46PIO44PIO42PIO40PIO38PIO36PIO34PIO32PIO30PIO28PIO26SPEAKERPIO31PIO29PIO27PIO33GNDPIO35PIO37PIO39PIO41PIO43PIO45PIO47PIO49CLOCK8GNDCLOCK6CLOCK0CLOCK2CLOCK4CLOCK10在線編程座J3B/J3AVCCSEL0SEL1GNDGNDTDInSTAT

7、DOTMSTCKCON2CON1目標板插座2目標板插座140394039GNDVCCSEL0SEL1GND21TCKTDOTMSnSTATDIVCCGNDPIO7PIO5PIO3PIO1PIO9PIO25PIO23PIO21PIO19PIO17PIO15PIO13PIO11PIO10PIO2PIO4PIO6PIO8PIO12PIO14PIO16PIO18PIO20PIO22PIO24PIO01第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.3 GW48實驗開發系統功能結構圖 擇器實驗與接口方式選I/O接口信息交換通道信息顯示方式控制接口控制信息信息矢量通道信號源選擇控制矢量轉換接口

8、信息示模塊輸出顯ispLSIispLSIBL7模塊BL5BL3BL2接口方式與接口信息矢量總控制模塊BL6模塊矢量轉換接口信息BL4塊源發生模實驗信號BL1第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (1) BL1：實驗或開發所需的各類基本信號發生模塊。 (2) BL5：CPLD/FPGA輸出信息顯示模塊。其中包括直通非譯碼顯示、BCD碼7段譯碼顯示、8421碼7段譯碼顯示、兩組8位發光管顯示、十六進制輸入信號顯示指示、聲響信號指示等。 (3) 在BL6的監控程序中安排了多達11種形式各異的信息矢量分布，即電路重構軟配置。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (4)

9、 BL3：此模塊主要是由一目標芯片適配座以及上面的CPLD/FPGA目標芯片和編程下載電路構成。通過更換插有不同型號目標器件的目標板，就能對多種目標芯片進行實驗。 (5) BL6使GW48系統的應用結構靈活多變。實際應用中，該模塊自動讀取BL7的選擇信息，以確定信息矢量分布。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 5.1.3 系統主板結構與使用方法 如前所述，GW48系統的電路結構是可控的，即可通過控制接口鍵，使之改變連接方式以適應不同的實驗需要。因此，從物理結構上看，實驗板的電路結構是固定的，但其內部的信息流在控制器的控制下將發生很大的變化。采用這種“電路重構軟配置”設計方案

10、的目的有三個：適應更多的實驗與開發項目；適應更多的PLD公司的器件；適應更多的不同封裝的FPGA和CPLD器件。系統板面主要部件及其使用方法的說明如下。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (1) SWG9/SW9：圖5.3的BL7主要由圖5.1上的SWG9和SW9構成。通過它的選擇，能使實驗板產生12種不同的實驗結構。 (2) B2：這是一塊插于主系統板上的目標芯片適配座。對于不同的目標芯片將有不同的適配座。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (3) J3B/J3A：如果僅是作為教學實驗之用，系統板上的目標芯片適配座無需拔下，但如果要進行應用系統開發、產品

11、開發、電子設計競賽等開發實踐活動，在系統板上完成初步仿真設計后，就有必要將連有目標芯片的適配座拔下插在自己的應用系統上進行調試。圖5.2列出了此接口座的連接信號，此接口插座可適用于不同PLD公司的FPGA/CPLD的配置和編程下載，具體的引腳連接方式可參見表5.1。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 表5.1 在線編程座各引腳與不同PLD公司器件編程下載接口說明第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (4) J2：為并行通信接口，通過通信線與微機的打印機口相連。 (5) 鍵18：為實驗信號控制鍵，它的功能及其與主系統的連接方式隨SW9的模式選擇而變，使用中需參

12、考5.2節。 (6) 數碼18/D1D16：前者是LED數碼顯示器，后者是發光管，它們的顯示方式和連線形式也與SW9的輸入碼有關，使用中也需參考5.2節。 (7) JP1A/JP1B/JP1C：為時鐘頻率選擇模塊。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (8) 目標芯片的聲訊輸出S1：可以通過在JP1B最上端是否插短路帽來選擇是否將揚聲器接到目標芯片的SPEAKER(圖5.2)口上，即PIO50。如對于ispLSI1032，此口對應其I/O50(PIN5)，對于FLEX10K，對應CLRn(PIN3)。 (9) J7：為PS/2接口。通過此接口，可以將PC機的鍵盤或鼠標與GW4

13、8系統的目標芯片相連，從而完成PS/2通信與控制方面的接口實驗。連接方式參見“實驗電路結構圖NO.5B”(圖5.16)。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (10) J6：J6為VGA視頻接口，通過它可完成目標芯片對VGA顯示器的控制。 (11) EU3：單片機接口電路，它與目標板的連接方式也已標于主系統板上。連接方式可參見“實驗電路結構圖NO.5B”(圖5.16)。 (12) J8/B8：J8為RS-232串行通信接口，B4是其接口電路，此接口電路是為單片機與PC機通信準備的。 (13) EU2/AOUT/JP2：EU2為D/A轉換接口電路。 第第5 5章章 EDAEDA實

14、驗開發系統實驗開發系統 (14) ADC0809/AIN0/AIN1：外界模擬信號可以分別通過系統板左下側的兩個輸入端AIN0和AIN1進入A/D轉換器ADC0809的輸入通道IN0和IN1，ADC0809與目標芯片直接相連。 (15) JP2(左下角座)： 它們的接口方式是：D0D7PI01623，Addr.PIO32A25，PIO33ALE(22)，PIO34START(6)。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (16) VR1/AIN1：VR1電位器，通過它可以產生0+5 V幅度可調的電壓，其輸入口是0809的IN1(與外接口AIN1相連，但當AIN1插入外輸入插頭時

15、，VR1將與IN1自動斷開)。若利用VR1產生被測電壓，則需使0809的25腳置高電平，即選擇IN1通道。 (17) AD574A：就一般的工業應用來說，AD574A屬高速高精度A/D器件，應用十分廣泛。 接線方式如表5.2所示。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 表5.2 GW48-C系統上AD574/1674引腳端口與目標器件引腳連接對照表第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (18) AIN0的特殊用法：系統板上設置了一個比較器電路，主要由LM311組成。 (19) SW10：系統復位鍵。 (20) J4：48/50 MHz高頻時鐘源。 (21) CON

16、1/CON2：目標芯片適配座B2的插座，在目標板的下方。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 5.2 GW48實驗電路結構圖實驗電路結構圖 5.2.1 實驗電路信號資源符號圖說明 結合圖5.4，以下對實驗電路結構圖中出現的信號資源符號功能作出一些說明。 (1) 圖5.4 (a)是十六進制七段全譯碼器，它有7位輸出，分別接七段數碼管的七個顯示輸入端：a、b、c、d、e、f和g。它的輸入端為D、C、B、A，其中，D為最高位，A為最低位。例如，若所標輸入的口線為PIO1916，表示PIO19接D，18接C，17接B，16接A。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (

17、2) 圖5.4 (b)是高低電平發生器，每按鍵一次，輸出電平由高到低或由低到高變化一次，且輸出為高電平時，所按鍵對應的發光管變亮，反之不亮。 (3) 圖5.4 (c)是十六進制碼(8421碼)發生器，由對應的鍵控制輸出4位二進制構成的1位十六進制碼，數的范圍是00001111，即H0HF。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (4) 直接與七段數碼管相連的連接方式的設置是為了便于對七段顯示譯碼器的設計學習。以圖5.7為例，圖中所標PIO46PIO40接g、f、e、d、c、b、a表示PIO46PIO40分別與數碼管的七段輸入g、f、e、d、c、b、a相接。 (5) 圖5.4 (

18、d)是單次脈沖發生器，每按一次鍵，輸出一個脈沖，與此鍵對應的發光管也會閃亮一次，時間20 ms。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (6) 實驗電路結構圖NO.5、NO.5A、NO.5B、NO.5C是同一種電路結構，只不過是為了清晰起見，將不同的接口方式分別畫出而已。 (7) 圖5.4(e)是琴鍵式信號發生器，當按下鍵時，輸出為高電平，對應的發光管發亮；當松開鍵時，輸出為低電平。此鍵的功能可用于手動控制脈沖的寬度，具有琴鍵式信號發生器的實驗結構圖是圖5.8。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.4 實驗電路信號資源符號圖 譯碼器(a)(b)HEX(c)單

19、脈沖(d)(e)第第5 5章章 EDAEDA實驗開發系統實驗開發系統 5.2.2 各實驗電路結構特點與適用范圍簡述 (1) 結構圖NO.0 (圖5.5)：目標芯片的PIO16PIO47共八組4位二進制碼輸出，經譯碼器可顯示于實驗系統上的八個數碼管。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.5 實驗電路結構圖NO.0 數碼8數碼7數碼6數碼5數碼4數碼3數碼2數碼1FPGA/CPLD目標芯片實驗電路結構圖NO.0PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-

20、PIO44SPEAKER譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器D7D8D5D6D3D4D1D2PIO7鍵8D16PIO6鍵7D15PIO5鍵6D14PIO4鍵5D13PIO3鍵4D12PIO2鍵3D11HEX鍵2HEX鍵1PIO7-PIO2PIO11-PIO8PIO15-PIO1287654321揚聲器第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (2) 結構圖NO.1 (圖5.6)：適用于作加法器、減法器、比較器或乘法器。如欲設計加法器，可利用鍵4和鍵3輸入8位加數，鍵2和鍵1輸入8位被加數，輸入的加數和被加數將顯示于鍵對應的數碼管4數碼管1，相加的和顯示于數碼管6和數碼管

21、5。可令鍵8控制此加法器的最低位進位。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.6 實驗電路結構圖NO.1FPGA/CPLD目標芯片實驗電路結構圖NO.1PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER譯碼器譯碼器譯碼器譯碼器鍵8D16鍵7D15鍵6鍵5HEX鍵4HEX鍵3HEX鍵2HEX鍵187654321揚聲器D8PIO38D7PIO37D6PIO36D5PIO35D4PIO34D3PIO33D2PIO32D1PIO39PIO39-PIO32PIO49PIO48PIO15-PIO12PIO11-PIO8PIO7-PIO

22、4PIO3-PIO0第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (3) 結構圖NO.2 (圖5.7)：可用于作VGA視頻接口邏輯設計，或使用數碼管8至數碼管5作7段顯示譯碼方面的實驗。 (4) 結構圖NO.3 (圖5.8)：特點是有8個琴鍵式鍵控發生器，可用于設計作八音琴等電路系統。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (5) 結構圖NO.4 (圖5.9)：適合于設計移位寄存器、環形計數器等。電路特點是: 當在所設計的邏輯中有串行二進制數從PIO10輸出時，若利用鍵7作為串行輸出時鐘信號，則PIO10的串行輸出數碼可以在發光管D8D1上逐位顯示出來，這能很直觀地看到串

23、出的數值。 (6) 結構圖NO.5 (圖5.10)：特點是有三個單次脈沖發生器。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.7 實驗電路結構圖NO.2FPGA/CPLD目標芯片實驗電路結構圖NO.2PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO12PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40譯碼器譯碼器譯碼器譯碼器鍵8鍵7鍵6鍵5鍵4鍵3鍵2鍵1PIO4887654321PIO46-PIO40接g, f, e, d, c, b, a直接與數碼管的7段相接PIO38-PIO32接g, f, e, d, c,

24、b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接g, f, e, d, c, b, aD10D9PIO49J6VGA視頻接口67845101231314R76200R77200R78200PIO41PIO40PIO43PIO42PIO44第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.8 實驗電路結構圖NO.3 FPGA/CPLD目標芯片實驗電路結構圖NO.3PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44S

25、PEAKER譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器87654321揚聲器鍵8鍵7鍵6鍵5鍵4鍵3鍵2鍵1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1PIO15D16D15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (7) 結構圖NO.6 (圖5.11)：此電路與圖5.7相似，但增加了兩個4位二進制發生器，數值分別輸入目標芯片的PIO7PIO4和PIO3PIO0。 第第5 5章章 EDAEDA實驗開發系統實

26、驗開發系統 圖5.9 實驗電路結構圖NO.4 FPGA/CPLD目標芯片實驗電路結構圖NO.4PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44譯碼器譯碼器譯碼器譯碼器鍵8D16鍵7D15鍵6鍵5鍵4HEX鍵3HEX鍵2HEX鍵187654321PIO8PIO9PIO11PIO15-PIO12PIO7-PIO4PIO3-PIO0時鐘計數器單脈沖單脈沖D14串行輸出PIO10D8 D7 D6 D5 D4 D3 D2 D1LOADCLOCKCLEAR第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.10 實驗電路結構圖NO.5 FPGA/CPLD目標

27、芯片實驗電路結構圖NO.5PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器87654321揚聲器鍵8鍵7鍵6鍵5鍵4鍵3鍵2鍵1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1PIO15D16D15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8單脈沖單脈沖單脈沖第第5 5章章 EDAED

28、A實驗開發系統實驗開發系統 (8) 結構圖NO.7 (圖5.12)：此電路適合于設計時鐘、定時器、秒表等。可利用鍵8和鍵5分別控制時鐘的清零和設置時間的使能；利用鍵7、鍵4和鍵1進行時、分、秒的設置。 (9) 結構圖NO.8 (圖5.13)： 此電路適用于作并進/串出或串進/并出等工作方式的寄存器、序列檢測器、密碼鎖等邏輯設計。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.11 實驗電路結構圖NO.6 D11D12D13FPGA/CPLD目標芯片實驗電路結構圖NO.6PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40SPEAKER鍵8D16

29、鍵7D15鍵6鍵5鍵4鍵3HEX鍵2HEX鍵187654321揚聲器PIO19PIO20PIO21PIO22PIO23PIO13-PIO8PIO46-PIO40接 g, f, e, d, c, b, a直接與數碼管的7段相接PIO38-PIO32接g, f, e, d, c, b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接 g, f, e, d, c, b, aD8 D7 D6 D5 D4 D3 D2 D1D14PIO13 PIO12 PIO11 PIO10 PIO9PIO17PIO18PIO16PIO7-PIO4PIO3-PIO0PIO8第第

30、5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.12 實驗電路結構圖NO.7FPGA/CPLD目標芯片實驗電路結構圖NO.7PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36SPEAKER譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器87654321揚聲器鍵8鍵7鍵6鍵5鍵4鍵3鍵2鍵1D8PIO46D7PIO45D6PIO44D5PIO43D4PIO42D3PIO41D2PIO40D1PIO47D16D15D14D13D12D11D9PIO0PIO2PIO3PIO4PIO5PIO6PIO7PIO47-PIO40單

31、脈沖單脈沖單脈沖第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.13 實驗電路結構圖NO.8 FPGA/CPLD目標芯片實驗電路結構圖NO.8PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER譯碼器譯碼器譯碼器鍵8D16鍵7D15鍵6鍵5HEX鍵4HEX鍵3HEX鍵2HEX鍵187654321揚聲器PIO9PIO15-PIO12PIO7-PIO4PIO3-PIO0HEX單脈沖單脈沖串行輸入脈沖D14PIO11PIO8PIO10D7D8D5D6D3D4D1D2預置串行輸入數DCBADCBA第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (10) 結

32、構圖NO.9 (圖5.14)：若欲驗證交通燈控制等類似的邏輯電路，可選此電路結構。 (11) 結構圖NO.5A (圖5.15)：此電路即為NO.5電路，可用于完成A/D轉換方面的實驗。 (12) 結構圖NO.5B (圖5.16)：此電路可用于單片機接口邏輯方面的設計和PS/2鍵盤接口方面的邏輯設計(平時不要把單片機接上，以防口線沖突)。 (13) 結構圖NO.5C (圖5.17)：可用于D/A轉換接口實驗和比較器LM311的控制實驗。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.14 實驗電路結構圖NO.9 FPGA/CPLD目標芯片實驗電路結構圖NO.9PIO19-PIO16P

33、IO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER譯碼器譯碼器譯碼器譯碼器鍵8鍵7鍵6鍵5鍵4鍵3HEX鍵2HEX鍵187654321揚聲器PIO38 PIO37 PIO36 PIO35 PIO34 PIO33 PIO32PIO39PIO39-PIO32D8D7D6D5D4D3D2D1PIO14 PIO13 PIO12 PIO11 PIO10 PIO9PIO8PIO15D16D15D14D13D12D11D10D9PIO15-PIO8PIO7-PIO4PIO3-PIO0第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.15 實驗電路結構圖NO.5A 第第5

34、 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.16 實驗電路結構圖NO.5B 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.17 實驗電路結構圖NO.5C 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (14) 當系統上的“模式指示”數碼管顯示“A”時，系統將變成一臺頻率計，數碼管8將顯示“F”，數碼管6至數碼管1顯示頻率值，最低位單位是Hz。 (15) 結構圖NO.B(圖5.18)：此電路適用于8位譯碼掃描顯示電路方面的實驗。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.18 實驗電路結構圖NO.B FPGA/CPLD目標芯片PIO8PIO14PI

35、O13PIO12PIO11PIO10PIO9PIO8實驗電路結構圖NO.B共陰共陰共陰共陰共陰共陰共陰共陰76543218PIO1PIO2PIO3PIO4PIO5PIO6PIO7第第5 5章章 EDAEDA實驗開發系統實驗開發系統 5.3 GW48系統結構圖信號名與芯片系統結構圖信號名與芯片引腳對照表引腳對照表 GW48系統結構圖信號名與芯片引腳的關系如表5.3和表5.4所示。其中，表中的“結構圖上的信號名”是指實驗開發系統板上插座的序號；“引腳號”是指芯片的管腳序號；“引腳名稱”是指芯片的可用資源序號。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 5.4 GW48型型EDA實驗開發系

36、統使用示例實驗開發系統使用示例 綜合前面介紹的情況，我們可知使用GW48型EDA實驗開發系統的基本步驟如下： (1) 根據所設計的實體的輸入和輸出的要求，根據5.2節介紹的實驗電路結構圖選擇合適的實驗電路結構圖，并記下對應的實驗模式。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (2) 根據所選的實驗電路結構圖、擬采用的實驗芯片的型號以及5.3節介紹的GW48系統結構圖信號名與芯片引腳對照表，確定各個輸入和輸出所對應的芯片引腳號，并根據所采用的開發軟件工具，編寫符合要求的管腳鎖定文件，以供設計中的有關步驟使用。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (3) 進入VHDL的

37、EDA設計中的編程下載步驟時，首先將實驗開發系統的下載接口通過實驗開發系統提供的并行下載接口扁平電纜線與計算機的并行接口(打印機接口)連接好，將實驗開發系統提供的實驗電源輸入端接上220 V的交流電，輸出端與實驗開發系統的+5 V電源輸入端相接，這時即可進行編程下載的有關操作。 第第5 5章章 EDAEDA實驗開發系統實驗開發系統 (4) 編程下載成功后，首先通過模式選擇鍵(SW9)將實驗模式轉換到前面選定的實驗模式，若輸入和輸出涉及時鐘、聲音、視頻等信號，還應將相應部分的短路帽或接口部分連接好，之后輸入設計實體所規定的各種輸入信號即可進行相應的實驗。 為了加深對上面所述GW48型EDA實驗開

38、發系統的使用基本步驟的理解，下面特給出一個使用實例。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 【例5.4.1】 設計一個將給定時鐘信號進行4位二進制加法計數的七段LED譯碼顯示電路。 1) 設計思路 應首先對輸入的時鐘信號進行4位二進制加法計數，之后再由七段譯碼器將計數值譯為對應的七段二進制編碼，并由數碼顯示器顯示出來。電路的原理圖如圖5.19所示。第第5 5章章 EDAEDA實驗開發系統實驗開發系統 圖5.19 計數譯碼顯示電路 CLK計數譯碼器DOUT(6)DOUT(5)DOUT(4)DOUT(3)DOUT(2)DOUT(1)DOUT(0)gfedcbaadgfbecCLK第第

39、5 5章章 EDAEDA實驗開發系統實驗開發系統 2) VHDL源程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY JSYM IS PORT(CLK：IN STD_LOGIC；DOUT：OUT STD_LOGIC_VECTOR(6 DOWNTO 0)； -七段輸出END ENTITY JSYM；第第5 5章章 EDAEDA實驗開發系統實驗開發系統 ARCHITECTURE ART OF JSYM IS SIGNAL CNT4B：STD_LOGIC_VECTOR(3 DOWNTO 0)； -4 位加法計數器定義BEGINPROCESS(CLK) IS -4位二進制計數器工作進程BEGINIF CLKEVENT AND CLK=1 THEN第第5 5章章 EDAEDA實驗開發系統實驗開發系統 CNT4BDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTD