1、基于FPGA的RISC微處理器的設(shè)計(jì)與實(shí)現(xiàn)日期：2007-5-25來源：  作者：李強(qiáng) 潘明 許勇字體：大 中 小 摘要：基于FPGA和電子設(shè)計(jì)自動化技術(shù)，采用模塊化設(shè)計(jì)的方法和VHDL語言，設(shè)計(jì)一個基于FPGA的RISC微處理器。該微處理器主要由控制器、運(yùn)算器和寄存器組成，具有指令控制、操作控制、時間控制和數(shù)據(jù)加工等基本功能，其指令長度為16位定長，采用立即尋址和直接尋址兩種方式。仿真結(jié)果表明，基于FPGA的RISC微處理器的時鐘頻率為23.02MHz，且功能完全達(dá)到設(shè)計(jì)要求。關(guān)鍵詞：RISC微處理器；電子設(shè)計(jì)自動化；現(xiàn)場可編程門陣列；VHDL語言   

2、0; 20世紀(jì)80年代初興起的RISC技術(shù)一直是計(jì)算機(jī)發(fā)展的主流，RISC微處理器的一些基本理論則是計(jì)算機(jī)領(lǐng)域的重要基礎(chǔ)常識，但具體實(shí)現(xiàn)仍有難度。電子設(shè)計(jì)自動化(Electronic Design Automation，簡稱EDA)是現(xiàn)代電子設(shè)計(jì)的核心技術(shù)。利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要目標(biāo)是完成專用集成電路(ASIC)的設(shè)計(jì)，而現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)是實(shí)現(xiàn)這一途徑的主流器件。現(xiàn)場可編程通用門陣列(Field Program mableGateArray，簡稱FPGA)的內(nèi)部具有豐富的可編程資源。FPGA外部連線很少、電路簡單、便于控制。FPGA目前

3、已達(dá)千萬門標(biāo)記(10million-gatemark)，速度可達(dá)200400MHz。本文介紹了一種基于FPGA技術(shù)用VHDL(VHSICHardw are Description Language)語言實(shí)現(xiàn)的8位RISC微處理器，并給出了仿真綜合結(jié)果。微處理器功能、組成及指令集    本文設(shè)計(jì)的RISC微處理器遵循了RISC機(jī)器的一般原則：指令條數(shù)少而高效、指令長度固定、尋址方式不超過兩種、大量采用寄存器、為提高指令執(zhí)行速度、指令的解釋采用硬聯(lián)線控制等等。RISC微處理器的功能和組成    微處理器是整個計(jì)算機(jī)系統(tǒng)的核心，它具有如下基

4、本功能：指令控制、操作控制、時間控制、數(shù)據(jù)加工。本文設(shè)計(jì)的微處理器主要由控制器、運(yùn)算器和寄存器組成，還包括程序計(jì)數(shù)器、譯碼器等一些其他的必要邏輯部件。控制器是發(fā)布命令的“決策機(jī)構(gòu)”，即完成協(xié)調(diào)和指揮整個計(jì)算機(jī)系統(tǒng)的操作。相對于控制器而言，運(yùn)算器接受控制器的命令而進(jìn)行動作，即運(yùn)算器所進(jìn)行的全部操作都是由控制器發(fā)出的控制信號來指揮的，所以它是執(zhí)行部件。存儲器是記憶設(shè)備，存儲單元長度是8位，用來存放程序和數(shù)據(jù)。微處理器的指令集    微處理器的指令長度為16位定長，每條指令占兩個存儲單元，尋址方式僅有立即尋址、直接尋址兩種。該RISC微處理器選取了使用頻度較高的8種指令

5、LDA、STO、JMP、ADD、AND、XOR、SKZ、HLT等。指令操作碼占用指令字的高4位，預(yù)留了空間，便于以后指令集的擴(kuò)展。指令周期是由8個時鐘組成，每個時鐘都要完成固定的操作。部分典型指令的操作流程圖如圖1所示。        圖1部分指令操作流程關(guān)鍵模塊的設(shè)計(jì)    RISC微處理器是一個復(fù)雜的數(shù)字邏輯電路，但其基本部件的邏輯并不復(fù)雜，可以把它分為時鐘產(chǎn)生器、指令寄存器、累加器、算術(shù)邏輯單元、數(shù)據(jù)控制器、狀態(tài)控制器、程序計(jì)數(shù)器、地址多路器等單元來考慮。在硬件驗(yàn)證時還需要建立一些如ROM/RAM和

6、地址譯碼器等必要的外圍器件。以下是幾個關(guān)鍵模塊的設(shè)計(jì)。時鐘產(chǎn)生器的設(shè)計(jì)        圖2時鐘產(chǎn)生器電路的設(shè)計(jì)    時鐘產(chǎn)生器Pulse產(chǎn)生的電路如圖2所示，計(jì)算機(jī)的協(xié)調(diào)動作需要時間標(biāo)志，它用時序信號體現(xiàn)，時鐘產(chǎn)生器正是產(chǎn)生這些時序信號的器件。圖2中時鐘產(chǎn)生器利用外來時鐘信號clk產(chǎn)生一系列時鐘信號clk1，fetch，aluclk等，并送往微處理器的其他部件。rst控制著微處理器的復(fù)位和啟動操作，當(dāng)rst一進(jìn)入高電平，微處理器就結(jié)束現(xiàn)行操作，并且只要rst停留在高電平狀態(tài)，微處理器就維持復(fù)位狀態(tài)。rs

7、t回到低電平后在接著到來的fetch上升沿啟動微處理器開始工作。    由于時鐘產(chǎn)生器對微處理器各種操作實(shí)施時間上的控制，所以其性能好壞從根本上決定了整個微處理器的運(yùn)行質(zhì)量。本設(shè)計(jì)采用的同步狀態(tài)機(jī)的設(shè)計(jì)方法，使得clk1，fetch，alu_clk在跳變時間同步性能上有顯著提升，為整個系統(tǒng)性能的提高打下良好的基礎(chǔ)。狀態(tài)控制器的設(shè)計(jì)    狀態(tài)控制器的電路圖如圖3所示。從實(shí)現(xiàn)的途徑看，RISC微處理器與一般的微處理器的不同之處在于，它的時序控制信號的形成部件是用硬布線邏輯實(shí)現(xiàn)而不是采用微程序控制。由于器件本身設(shè)計(jì)比較復(fù)雜，且對各個控制信

8、號的時序有嚴(yán)格要求，所以其VHDL程序用有限狀態(tài)機(jī)FSM來實(shí)現(xiàn)。        圖3狀態(tài)控制器電路    結(jié)構(gòu)體程序如下：    architecturertlofstatctlis    typemystateis(st0，st1，st2，st3，st4，st5，st6，st7)；    signalcurstate：mystate；    begin   

9、; process(clk1，ena)    begin    iffallingedge(clk1)then    if(ena=0)then    curstate<=st0；incpc<=0；    load_acc<=0；loadpc<=0；    rd<=0；wr<=0；loadir<=0；    datactlena<=0；ha

10、lt<=0；    else    casecurstateis    whenst0=>.    whenst1=>.    whenst2=>.    whenst3=>cur_state<=st4；      if(opcode=hlt)then.    else.  

11、0; whenst4=>curstate<=st5；    if(opcode=jmp)then.    elsif(opcode=addoropcode=ann    oropcode=xoooropcode=lda)then    elsif(opcode=sto)then.else.    whenst5=>curstate<=st6；    if(opcode=addoropcode=

12、annor    opcode=xoooropcode=lda)    then.    elsif(opcode=skzandzero=1)    then.    elsif(opcode=jmp)then.    elsif(opcode=sto)then.    else.    whenst6=>curstate<=st7； 

13、   if(opcode=sto)then.    elsif(opcode=addoropcode=ann    oropcode=xoooropcode=lda)    then.    else.    whenst7=>curstate<=st0；    if(opcode=skzandzero=1)then.    else. 

14、0;  whenothers=>.    endcase；    endif；    endif；    endprocess；    endrtl；算術(shù)邏輯單元ALU的設(shè)計(jì)    ALU是絕大多數(shù)指令必須經(jīng)過的單元，所有的運(yùn)算都在算術(shù)邏輯單元ALU進(jìn)行。ALU接受指令寄存器IR送來的4位指令操作碼，根據(jù)不同的指令，ALU在信號alu_clk的正跳變沿觸發(fā)下完成各種算術(shù)邏輯運(yùn)算。微處理器各部件結(jié)構(gòu)如圖

15、4所示。軟件綜合與仿真和硬件實(shí)現(xiàn)微處理器的軟件綜合與仿真    該微處理器設(shè)計(jì)共有11個基本模塊，除前文分析的3個模塊外，還有指令寄存器IR、累加器ACC、程序計(jì)數(shù)器PC、簡單的存儲器ROM/RAM、地址多路器ADDR等模塊。所有的模塊采用Quartus4.2單獨(dú)綜合，并調(diào)試通過，且都生成有單獨(dú)的*.bsf文件，最后創(chuàng)建一個頂層文件top.bdf，把所有基本模塊的bsf文件連接成如圖4的形式。做完頂層設(shè)計(jì)后，采用Quartus4.2進(jìn)行綜合與仿真。系統(tǒng)仿真的部分結(jié)果如圖5所示，從圖5可以看出，存放在存儲器不同地址中的2個操作數(shù)3CH(00111100)和18H(0

16、0011000)相異或時，結(jié)果24H(00100100)在信號wr的上升沿觸發(fā)下存入存儲器中。我們可清楚地看到每條指令都是在一個指令周期中完成。數(shù)據(jù)總線data上記錄著指令的運(yùn)行情況，同時也可看到空閑時其呈高阻狀態(tài)。        圖4微處理器各部件的結(jié)構(gòu)        圖5仿真波形    主要的程序如下：    地址機(jī)器代碼匯編語言源程序    0011000000JMPL1；L1-&

17、gt;PC    0100000100    0410100000LDAR2；(0E)->R2    0500001110    0610000000XORR1，R2；(R1)xor(R2)- >(R1)    0700001111    0811000001STO；(R1)->(0F)    0A00000000HLT；stop    0B00000000    0E00111100    0F00011000微處理器的硬件實(shí)現(xiàn)    基于FPGA的RISC微處理器的最終硬件驗(yàn)證在杭州康芯公司生產(chǎn)的GW48EDA系統(tǒng)上進(jìn)行。前面的仿真結(jié)果確認(rèn)無誤后，選用GW48EDA系統(tǒng)的電路模式No.5，查閱此系統(tǒng)的引腳對照表鎖定各引腳，之后需重新編譯一次，以便把引腳鎖定信息編譯進(jìn)編程下載文件。最后把編譯好的top.sof文件對目標(biāo)器件FP