1、 課程設(shè)計(jì)任務(wù)書學(xué)生姓名： 黃思羽 專業(yè)班級(jí)： 自動(dòng)化0607 指導(dǎo)教師： 李向舜 工作單位： 自動(dòng)化學(xué)院 題 目: 10進(jìn)制計(jì)數(shù)器 初始條件：1. Quartus4.1以上版本軟件；2. 課程設(shè)計(jì)輔導(dǎo)資料：“數(shù)字電路EDA入門”、“VHDL程序?qū)嵗薄ⅰ癊DA技術(shù)與VHDL”、“EDA與數(shù)字系統(tǒng)設(shè)計(jì)”等；3. 先修課程：電路、電子設(shè)計(jì)EDA、電子技術(shù)基礎(chǔ)等。4. 主要涉及的知識(shí)點(diǎn)： 門電路、組合邏輯電路、時(shí)序邏輯電路等。要求完成的主要任務(wù): （包括課程設(shè)計(jì)工作量及其技術(shù)要求，以及說明書撰寫等具體要求）1. 課程設(shè)計(jì)時(shí)間：1周；2. 課程設(shè)計(jì)內(nèi)容：根據(jù)指導(dǎo)老師給定的題目，按規(guī)定選擇其中1套完

2、成； 3. 本課程設(shè)計(jì)統(tǒng)一技術(shù)要求：研讀輔導(dǎo)資料對(duì)應(yīng)章節(jié)，對(duì)選定的設(shè)計(jì)題目進(jìn)行理論分析，針對(duì)具體設(shè)計(jì)部分的原理分析、建模、必要的推導(dǎo)和可行性分析，畫出程序設(shè)計(jì)框圖，編寫程序代碼（含注釋），上機(jī)調(diào)試運(yùn)行程序，記錄實(shí)驗(yàn)結(jié)果（仿真結(jié)果），并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析和總結(jié)。具體設(shè)計(jì)要求包括： 復(fù)習(xí)EDA的相關(guān)技術(shù)與方法； 掌握VHDL或者Verilog語言，并要求能編寫程序。 Quartus軟件的使用：掌握程序編輯、編譯、調(diào)試、仿真方法。 設(shè)計(jì)相關(guān)簡(jiǎn)單的電路，完成既定的功能。4. 課程設(shè)計(jì)說明書按學(xué)校“課程設(shè)計(jì)工作規(guī)范”中的“統(tǒng)一書寫格式”撰寫，具體包括： 目錄； 計(jì)數(shù)器相關(guān)的理論分析、歸納和總結(jié)； 10進(jìn)

3、制計(jì)數(shù)器的結(jié)構(gòu)組成及原理分析。 程序設(shè)計(jì)框圖、程序代碼（含注釋）； 給出程序中主要函數(shù)或者語句的功能說明和使用說明； 給出程序仿真運(yùn)行結(jié)果和圖表、以及實(shí)驗(yàn)結(jié)果分析和總結(jié)； 課程設(shè)計(jì)的心得體會(huì)（至少500字）； 參考文獻(xiàn)； 其它必要內(nèi)容等。時(shí)間安排：具體時(shí)間設(shè)計(jì)內(nèi)容8月3日指導(dǎo)老師就課程設(shè)計(jì)內(nèi)容、設(shè)計(jì)要求、進(jìn)度安排、評(píng)分標(biāo)準(zhǔn)等做具體介紹。學(xué)生確定選題，明確設(shè)計(jì)要求8月4日開始查閱資料，完成相關(guān)電路原理分析、代碼或原理圖設(shè)計(jì)。8月5日采用VHDL或Verilog語言編程，上機(jī)調(diào)試，得出實(shí)驗(yàn)結(jié)果8月6日撰寫課程設(shè)計(jì)說明書8月7日上交課程設(shè)計(jì)說明書，并進(jìn)行答辯指導(dǎo)教師簽名： 年 月 日系主任（或責(zé)任教

4、師）簽名： 年 月 日 摘 要本次能力拓展訓(xùn)練是作出一個(gè)十進(jìn)制加法計(jì)數(shù)器，遞增計(jì)數(shù)，有進(jìn)位、清零、保持功能。需要按要求編寫出十進(jìn)制計(jì)數(shù)器的VHDL程序，調(diào)試、編譯程序并繪制出仿真波形圖，結(jié)果應(yīng)能實(shí)現(xiàn)計(jì)數(shù)功能。本次能力拓展訓(xùn)練意義在于復(fù)習(xí)EDA的相關(guān)技術(shù)與方法；掌握VHDL或者Verilog語言，并要求能編寫程序。Quartus軟件的使用：掌握程序編輯、編譯、調(diào)試、仿真方法。 關(guān)鍵詞：十進(jìn)制計(jì)數(shù)器 VHDL Quartus II 9.0目 錄1設(shè)計(jì)內(nèi)容與要求12 VHDL語言介紹23 計(jì)數(shù)器設(shè)計(jì)43.1 設(shè)計(jì)原理43.2 程序設(shè)計(jì)框圖43.3 程序代碼設(shè)計(jì)54 程序仿真94.1 仿真軟件介紹94

5、.2 仿真結(jié)果94.3 仿真結(jié)果分析115 心得體會(huì)12參考文獻(xiàn)13 武漢理工大學(xué)能力拓展訓(xùn)練課程設(shè)計(jì)說明書十進(jìn)制計(jì)數(shù)器1設(shè)計(jì)內(nèi)容與要求設(shè)計(jì)一個(gè)10進(jìn)制計(jì)數(shù)器，對(duì)計(jì)數(shù)器相關(guān)的理論進(jìn)行分析、歸納和總結(jié)；10進(jìn)制計(jì)數(shù)器的結(jié)構(gòu)組成及原理分析。程序設(shè)計(jì)框圖、程序代碼（含注釋）；給出程序中主要函數(shù)或者語句的功能說明和使用說明；給出程序仿真運(yùn)行結(jié)果和圖表、以及實(shí)驗(yàn)結(jié)果分析和總結(jié)。具體設(shè)計(jì)要求包括：復(fù)習(xí)EDA的相關(guān)技術(shù)與方法；掌握VHDL或者Verilog語言，并要求能編寫程序。Quartus軟件的使用：掌握程序編輯、編譯、調(diào)試、仿真方法。設(shè)計(jì)相關(guān)簡(jiǎn)單的電路，完成既定的功能。2 VHDL語言介紹VHDL的英

6、文全名是Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)

7、準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Langua

8、ge.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部

9、開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn) 與其他硬件描述語言相比，VHDL具有以下特點(diǎn)：功能強(qiáng)大、設(shè)計(jì)靈活。VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言雖不能比擬的。VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。支持廣泛、易于修改。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎

10、都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用VHDL編寫的源代碼，因?yàn)閂HDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。強(qiáng)大的系統(tǒng)硬件描述能力。VHDL具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。設(shè)計(jì)人員用VHDL進(jìn)行設(shè)計(jì)時(shí)，不需要首先

11、考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。很強(qiáng)的移植能力。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。易于共享和復(fù)用。VHDL采用基于庫（Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。3 計(jì)數(shù)器設(shè)計(jì)3.1 設(shè)計(jì)原理計(jì)數(shù)器的輸入信號(hào)是計(jì)數(shù)信號(hào)（Clk），門控信號(hào)是手動(dòng)清零信號(hào)（Rest）、手動(dòng)允許計(jì)數(shù)

12、（En）。清零信號(hào)Rest為1時(shí)，保持在異步清零狀態(tài)，計(jì)數(shù)脈沖上升沿?zé)o效；允許計(jì)數(shù)端為0時(shí)，為保持狀態(tài)，這時(shí)保持至最后一個(gè)計(jì)數(shù)，計(jì)數(shù)脈沖上升沿?zé)o效；清零信號(hào)為0，允許計(jì)數(shù)信號(hào)為1時(shí)，計(jì)數(shù)器上升沿脈沖計(jì)數(shù)。計(jì)數(shù)器的邏輯功能表如表3-1所示：表3-1 計(jì)數(shù)器的邏輯功能表控制端工作狀態(tài)Clk（計(jì)數(shù)脈沖）En（允許計(jì)數(shù)信號(hào)）Rest（清零信號(hào)）XX1異步清零上升沿10計(jì)數(shù)X00保持輸出總線信號(hào)是二進(jìn)制BCD碼輸出（Dout）一個(gè)進(jìn)位輸出端Cy。當(dāng)計(jì)數(shù)器輸出00001000時(shí),Cy=0，只有當(dāng)計(jì)數(shù)器輸出1001時(shí),Cy=1。以上分析可知，可以完全完成10進(jìn)制計(jì)數(shù)功能。3.2 程序設(shè)計(jì)框圖10進(jìn)制計(jì)數(shù)器程

13、序的流程可以這樣敘述：首先判斷是否處于異步清零狀態(tài)，若是，則計(jì)數(shù)位和進(jìn)位信號(hào)都是0；若不是，則繼續(xù)判斷計(jì)數(shù)脈沖是否達(dá)到上升沿，并判斷手動(dòng)允許計(jì)數(shù)信號(hào)是否為1，若是，則可開始計(jì)數(shù)，計(jì)數(shù)信號(hào)達(dá)到9之前，連續(xù)累加1，達(dá)到9之后，清零并進(jìn)位1。接著繼續(xù)進(jìn)入程序進(jìn)行運(yùn)算。10進(jìn)制計(jì)數(shù)器程序的流程圖如圖3-1所示：圖3-1 10進(jìn)制計(jì)數(shù)器程序流程圖3.3 程序代碼設(shè)計(jì)一個(gè)VHDL語言的設(shè)計(jì)程序描述的是一個(gè)電路單元,這個(gè)電路單元可以是一個(gè)門電路,或者是一個(gè)計(jì)數(shù)器,也可以是一個(gè)CPU。一段完整的VHDL代碼主要由以下幾部分組成:第一部分是程序包,程序包是用 VHDL 語言編寫的共享文件,定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體

14、中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計(jì)好的電路單元等,放在文件目錄名稱為IEEE的程序包庫中。 第二部分是程序的實(shí)體,定義電路單元的輸入/輸出引腳信號(hào)。程序的實(shí)體名稱是任意取的,但是必須與VHDL程序的文件名稱相同。實(shí)體的標(biāo)識(shí)符是ENTITY,實(shí)體以 ENTITY開頭,以END結(jié)束。 第三部分是程序的結(jié)構(gòu)體,具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。結(jié)構(gòu)體有三種描述方式,分別是行為(BEHAVIOR)描述方式、數(shù)據(jù)流(DATAFLOW)描述方式和結(jié)構(gòu)(STRUCTURE)描述方式。其中數(shù)據(jù)流(DATAFLOW)描述方式又稱為寄存器描述方式。結(jié)構(gòu)體以標(biāo)識(shí)符ARCHITECTURE開頭,以END結(jié)尾。 根

15、據(jù)上述原則編寫程序代碼如下所示：-*-程序包library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-*-實(shí)體ENTITY cnt10 is-Cn 計(jì)數(shù)脈沖-Rest 清零信號(hào)- En 允許計(jì)數(shù)信號(hào)-Dout3.0 十進(jìn)制BCD碼- Cy 進(jìn)位碼l port(Cn,Rest,En :in std_logic;Dout : out std_logic_VECTOR ( 3 Downto 0 );Cy : out std_logic);end cnt10 ;-*-結(jié)構(gòu)體architecture sun1 of

16、 cnt10 isbeginProcess (Cn,Rest,En)Variable Cqi : std_logic_VECTOR ( 3 Downto 0 );BeginIf Rest ='1' Then Cqi :=(Others =>'0');Cy<='0'Elsif Cn'Event and Cn='1' thenIf En='1' thenIf Cqi < "1001" thenCqi :=Cqi+1; Cy<='0' elsif cqi

17、="1001"then Cy<='1' Cqi :=(others =>'0');end If;end If;end If;Dout<=Cqi;END Process;End sun1;-*IEEE標(biāo)準(zhǔn)庫是存放用VHDL語言編寫的多個(gè)標(biāo)準(zhǔn)程序包的目錄,IEEE庫中的程序包有： STD_LOGIC_1164,STD_LOGIC_ARITH,STD_LOGIC_UNSIGNED, 其中 STD_LOGIC_1164是IEEE標(biāo)準(zhǔn)的程序包,定義了STD_LOGIC和STD_LOGIC_VECTOR等多種數(shù)據(jù)類型,以及多種邏輯運(yùn)算符

18、子程序和數(shù)據(jù)類型轉(zhuǎn)換子程序等。STD_LOGIC_ARITH和STD_LOGIC_UNSIGNED等程序包是SYNOPSYS公司提供的,包中定義了SIGNED和UNSIGNED數(shù)據(jù)類型以及基于這些數(shù)據(jù)類型的運(yùn)算符子程序。用戶在用到標(biāo)準(zhǔn)程序包中內(nèi)容時(shí) , 除了 STANDARD 程序包以外 , 都要在設(shè)計(jì)程序中加以說明 , 首先用 LIBRARY 語句說明程序包所在的庫名 , 再用 USE 語句說明具體使用哪 一個(gè)程序包和具體的子程序名。實(shí)體是VHDL程序設(shè)計(jì)中最基本的組成部分,在實(shí)體中定義了該設(shè)計(jì)芯片中所需要的輸入/輸出信號(hào)引腳。端口信號(hào)名稱表示芯片的輸入/輸出信號(hào)的引腳名,這種端口信號(hào)通常被

19、稱為外部信號(hào),信號(hào)的輸入/輸出狀態(tài)被稱為端口模式,在實(shí)體中還定義信號(hào)的數(shù)據(jù)類型。端口信號(hào)名稱可以表示一個(gè)信號(hào),也可以表示一組信號(hào)(BUS),由數(shù)據(jù)類型定義。EN,REST,CN,Cy 分別表示計(jì)數(shù)允許信號(hào)、異步清零信號(hào)、時(shí)鐘輸入信號(hào)和進(jìn)位輸出信號(hào)。Dout是一組輸出信號(hào),用來表示四位同步二進(jìn)制計(jì)數(shù)器的四位計(jì)數(shù)輸出信號(hào)。端口信號(hào)輸入/輸出狀態(tài)IN/OUT分別表示信號(hào)進(jìn)入電路單元和信號(hào)從電路單元輸出。結(jié)構(gòu)體是VHDL程序設(shè)計(jì)中的最主要組成部分,是描述設(shè)計(jì)單元的具體結(jié)構(gòu)和功能,程序中,結(jié)構(gòu)體放在實(shí)體的后面。每一個(gè)結(jié)構(gòu)體都有名稱,結(jié)構(gòu)體的名稱是由設(shè)計(jì)者任取的，結(jié)構(gòu)體是以標(biāo)識(shí)符ARCHITECTURE開

20、頭,以END結(jié)尾。不同的結(jié)構(gòu)體采用不同的描述語句。 ARCHITECTURE結(jié)構(gòu)體名OF實(shí)體名稱IS 說明語句BEGIN 電路描述語句END 結(jié)構(gòu)體名 ； 結(jié)構(gòu)體說明語句是對(duì)結(jié)構(gòu)體中用到的數(shù)據(jù)對(duì)象的數(shù)據(jù)類型、元件和子程序等加以說明。電路描述語句用并行語句來描述電路的各種功能,這些并行語句包括并行信號(hào)賦值語句、條件賦值(WHEN-ELSE)語句、進(jìn)程(PROCESS)語句和子程序調(diào)用語句等。結(jié)構(gòu)體的名稱是sun1,該結(jié)構(gòu)體屬于行為描述方式,采用多種描述語句,如進(jìn)程(PROCRESS)語句、條件賦值語句(WHEN-ELSE)、順序語句(IF-ELSE)等。 4 程序仿真4.1 仿真軟件介紹Alte

21、ra QuartusII 作為一種可編程邏輯的設(shè)計(jì)環(huán)境,由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口,越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。QuartusII design 是最高級(jí)和復(fù)雜的，用于system on a programmable chip (SOPC)的設(shè)計(jì)環(huán)境。QuartusII design提供完善的timing closure和LogicLock基于塊的設(shè)計(jì)流程。QuartusII design是唯一一個(gè)包括以timing closure和基于塊的設(shè)計(jì)流為基本特征的programmable logic device (PLD)的軟件。QuartusII設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、

22、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開發(fā)的統(tǒng)一工作流程。Altera QuartusII（3.0和更高版本）設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì)Stratix FPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用QuartusII軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。Altera的QuartusII可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工

23、作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。4.2 仿真結(jié)果打開Quartus II9.0，建立新工程，再新建一個(gè)VHDL文件，在該窗口輸入源程序，然后對(duì)源程序進(jìn)行編譯運(yùn)行。新建一個(gè)波形文件，在波形文件中加入所需觀察波形的管腳，給輸入管腳指定仿真波形，編輯待仿真波形文件，如圖4-1所示，點(diǎn)擊按鈕，進(jìn)

24、行波形仿真。圖4-1 帶仿真波形圖仿真后的10進(jìn)制計(jì)數(shù)器波形如圖4-2所示：圖4-2 十進(jìn)制計(jì)數(shù)器仿真波形4.3 仿真結(jié)果分析由仿真結(jié)果可知，手動(dòng)允許計(jì)數(shù)信號(hào)為1，清零信號(hào)為0，計(jì)數(shù)開始。十進(jìn)制BCD碼從0000開始計(jì)數(shù)，Rest清零信號(hào)有效后，計(jì)數(shù)為7，BCD碼為0111，之后計(jì)數(shù)清零。Rest清零信號(hào)為0后，計(jì)數(shù)再次開始，BCD碼由0000到1001，計(jì)數(shù)由0到9，完成一次計(jì)數(shù)，之后進(jìn)位并清零，再次開始。手動(dòng)計(jì)數(shù)信號(hào)無效后，停止計(jì)數(shù)，保持最后一位計(jì)數(shù)值。由上述分析可知，仿真結(jié)果完全符合真值表內(nèi)容，結(jié)果正確。5 心得體會(huì) 這次能力拓展訓(xùn)練歷時(shí)一個(gè)星期左右，通過這一個(gè)星期的學(xué)習(xí)，發(fā)現(xiàn)了自己的很多不足，自己知識(shí)的很多漏洞，看到了自己的實(shí)踐經(jīng)驗(yàn)還是比較缺乏，理論聯(lián)系實(shí)際的能力還急需提高。在一開始題目發(fā)下來的時(shí)候，本來以為是比較容易的一道題，但是真正做起來才發(fā)現(xiàn)一系列的比較分析其實(shí)更具挑戰(zhàn)性。在學(xué)習(xí)EDA這門課的時(shí)候，我已經(jīng)學(xué)會(huì)了使用Max plusII軟件，本以為在做本次訓(xùn)練會(huì)簡(jiǎn)單許多，但事實(shí)和想象總是有差距的。編程都是一樣，這給我減輕了許多負(fù)擔(dān)，但是在繪制仿真波形圖時(shí)，卻出現(xiàn)了問題，程序編譯