1、南昌大學實驗報告學生姓名： 學 號： 專業班級： 中興101 實驗類型： 驗證 綜合 設計 創新 實驗日期： 2012 9 28 實驗成績： 實驗一 一位二進制全加器設計實驗一實驗目的（1）掌握Quartus II的VHDL文本設計和原理圖輸入方法設計全過程；（2）熟悉簡單組合電路的設計，掌握系統仿真，學會分析硬件測試結果；（3） 熟悉設備和軟件，掌握實驗操作。二實驗內容與要求（1）在利用VHDL編輯程序實現半加器和或門，再利用原理圖連接半加器和或門完成全加器的設計，熟悉層次設計概念；（2）給出此項設計的仿真波形；（3）參照實驗板1K100的引腳號，選定和鎖定引腳，編程下載，進行硬件測試。三設

2、計思路一個1位全加器可以用兩個1位半加器及一個或門連接而成。而一個1位半加器可由基本門電路組成。(1) 半加器設計原理能對兩個1位二進制數進行相加而求得和及進位的邏輯電路稱為半加器。或：只考慮兩個一位二進制數的相加，而不考慮來自低位進位數的運算電路，稱為半加器。圖1為半加器原理圖。其中：a、b分別為被加數與加數，作為電路的輸入端；so為兩數相加產生的本位和，它和兩數相加產生的向高位的進位co一起作為電路的輸出。半加器的真值表為表1 半加器真值表absoco 0000011010101101由真值表可分別寫出和數so，進位數co的邏輯函數表達式為： （1） （2）圖1半加器原理圖(2) 全加器設

3、計原理除本位兩個數相加外，還要加上從低位來的進位數，稱為全加器。圖2全加器原理圖。全加器的真值表如下：表2全加器真值表cabcoso0000000101010010111010001101101101011111其中a為加數，b為加數，c為低位向本位的進位，co為本位向高位的進位，so為本位和。圖2.全加器原理圖四實現方法一：原理圖輸入法設計（自己獨立完成）1. 建立文件夾建立自己的文件夾（目錄），如c:myeda，進入Windows操作系統l QuartusII不能識別中文，文件及文件夾名不能用中文。2. 原理圖設計輸入打開Quartus II，選菜單FileNew，選擇“Device De

4、sign File-Block Diagram-Schematic File”項。點擊“OK”,在主界面中將打開 “Block Editor”窗口。(1) 放置元件在原理圖編輯窗中的任何一個空白處雙擊鼠標左鍵或單擊右鍵,跳出一個選擇窗，選擇此窗中的Enter Symbol項輸入元件，出現元件選擇窗口。元件選擇窗口窗口中Symbol Libraries:的路徑c: Quartus2max2libprim下為基本邏輯元件庫，雙擊之，在Symbol Files:下出現prim中的所有元件，選中你需要的元件（如：二與門，即and2）；或者在Symbol Name:中直接輸入元件名稱（and2），單擊O

5、K鍵。你需要的元件（and2）會出現在原理圖編輯窗中。為了設計半加器，分別調入元件and2、not、xnor、input和output。l 如果安放相同元件，只要按住CTRL鍵，同時用鼠標拖動該元件。(2) 添加連線把鼠標移到引腳附近,則鼠標光標自動由箭頭變位十字,按住鼠標左鍵拖動,即可畫出連線。然后用鼠標分別在input和output的PIN-NAME上雙擊使其變黑色，再用鍵盤分別輸入各引腳名：ain、bin、co和so。(3). 保存原理圖單擊FileSave as按扭,出現對話框,選擇自己的目錄（如c:myeda）、合適名稱保存剛才輸入的原理圖，原理圖的擴展名為.bdf,本實驗取名gat

6、e.bdf。如圖3所示。圖3 一位半加器圖(4) 設置工程文件（Project）方法1 選擇FileProjectSet Project to Current File，即將當前的設計文件設置成工程。方法2 如果設計文件未打開，選FileProjectName，然后在跳出的Project Name窗中找到c:myeda目錄，在其File小窗口中雙擊gate.bdf文件。l 選擇此項后可以看到窗口左上角顯示出所設文件路徑的變化。3. 選擇目標器件單擊AssignDevice，跳出Device窗口，此窗口的Device Family是器件序列欄，首先在此欄中選定目標器件對應的序列名，如EPM712

7、8S對應的是MAX7000S系列；EPF10K10對應的是FLEX10K系列等。根據實際情況完成器件選擇后（本實驗為Cyclone|系列的EP2C35F672C8），按OK鍵。l 應將此欄下方標有Show only Fastest Speed Grades的勾消去，以便顯示出所有速度級別的器件。4. 編譯（Compiler）單擊QuartusIICompiler，跳出Compiler窗口，此編譯器的功能包括網表文件的提取、設計文件的排錯、邏輯綜合、邏輯分配、適配（結構綜合）、時序仿真文件提取和編程下載文件裝配等。單擊Start，開始編譯！如果發現有錯，排除錯誤后再次編譯。5. 包裝元件入庫。編

8、譯通過后，單擊FileCreate Default Symbol,當前文件變成了一個包裝好的自己的單一元件（半加器：gate），并被放置在工程路徑指定的目錄中以備后用。6. 用兩個半加器及一個或門連接而成一位全加器我們將上述15步的工作看成是完成了的一個底層元件，并被包裝入庫。利用已做好的半加器gate，完成原理圖輸入、連線、引腳命名、器件選擇、保存、項目設置、編譯等過程，完成頂層項目全加器的設計。如圖4所示。圖4全加器的設計圖l 半加器元件gate的調用與庫元件的調用方法一樣。l 以文件名aaa.bdf存在同一目錄（c:myeda）中。以下步驟同方法二：7. 仿真，測試項目的正確性8. 觀察

9、分析波形9. 時序分析五VHDL文本輸入法設計1.試驗程序（程序來源：自己獨立編寫）-全加器設計的文本輸入法設計程序-設計人：鄧小嬌-2012年9月26日-1位二進制全加器頂層設計描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY aaa IS PORT(ain,bin,cin:IN STD_LOGIC;-輸入信號ain為加數，bin為加數，cin為低位向本位的進位 cout,sum:OUT STD_LOGIC); -輸出信號：co為本位向高位的進位，-so為本位和END ENTITY aaa;-半加器描述：真值表描述方法LIBRARY IEE

10、E; USE IEEE.STD_LOGIC_1164.ALL;ENTITY gate IS PORT(a,b:IN STD_LOGIC;-a為加數，b也為加數 co,so:OUT STD_LOGIC); - co為本位向高位進位，so為本位和END ENTITY gate;ARCHITECTURE ART4 OF gate ISSIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);-定義標準邏輯位矢量數據類型 BEGIN abcso= 0;coso= 1;coso= 1;coso= 0;co NULL; END CASE; END PROCESS;END ARCHIT

11、ECTURE ART4;-或門邏輯描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;-a .b 都為或門的輸入 c:OUT STD_LOGIC);-c為或門的輸出 END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc ain,b=bin,co=d,so=e);-例化語句，=表示信號連接u2: gate PORT MAP(a=e,b=cin,co=f,so=sum);u3: or2a PORT MAP(a=d,b=f,c=cout);END

12、 ARCHITECTURE fd1;2.程序說明對于對數綜合器來說,程序所列的全部程序可以同時輸入相應的EDA 軟件進行編譯，也能以單獨的元件模塊分別進行編輯、文件存檔、編譯和綜合。程序中共有3 個獨立的VHDL 設計模塊即2 個元件模塊和一個頂層設計模塊aaa存檔的文件名最好與對應的VHDL 程序的實體一致如可分別將它們取名為or2a.vhd gate.vhd和aaa.vhd。 程序的解析如下：(1) 作為文件說明部分由雙橫線“-” 引導了一段注釋語句在VHDL 程序的任何一行中雙橫線“-”后的文字都不參加編譯和綜合(2) 實體or2a 語句段定義了或門or2a 的引腳信號a b (輸入)和

13、c (輸出) 其結構體語句段描述了輸入與輸出信號間的邏輯關系，即將輸入信號a b 相或后傳給輸出信號端c。由此實體和結構體描述了一個完整的或門元件，這一描述可以進行獨立編譯、獨立綜合與存檔，或被其它的電路系統所調用。(3) 實體gate 和結構體ART4 描述了一個如圖1 所示的半加器,由其結構體的描述可以看到，它是由一個與非門、一個非門、一個或門和一個與門連接而成的，其邏輯關系來自于半加器真值表(表1)。(4) 在全加器接口邏輯即頂層文件的VHDL 描述中，根據圖1右側的1位二進全加器aaa 的原理圖，其實體定義了引腳的端口信號屬性和數據類型。其中，ain 和bin 分別為兩個輸入的相加位，

14、cin 為低位進位輸入，cout 為進位輸出，sum為1位和輸出。結構體fd1的功能是利用COMPONENT 和COMPONENT 例化語句將上面由兩個實體or2a 和gate 描述的獨立器件，按照圖1全加器內部邏輯原理圖中的接線方式連接起來。(5) 在結構體fd1中，COMPONENT END COMPONENT 語句結構對所要調用的或門和半加器兩個元件作了聲明(Component Declaration)，并由SIGNAL 語句定義了三個信號d、e和f作為中間信號轉存點，以利于幾個器件間的信號連接。接下去的PORT MAP( ) 語句稱為元件例化語句(Component Instantia

15、tion)。所謂例化，在電路板上，相當于往上裝配元器件；在邏輯原理圖上，相當于從元件庫中取了一個元件符號放在電路原理圖上，并對此符號的各引腳進行連線。例化也可理解為元件映射或元件連接，MAP 是映射的意思。例如由u2指示的語句表示將實體h_adder 描述的元件的引腳信號a、b、co和so分別連向外部信號e、cin、f、和sum符號=表示信號連接。(6) 由圖1可見，實體f_adder 引導的邏輯描述也是由三個主要部分構成的，即庫、實體和結構體。從表面上看來，庫的部分僅包含了一個IEEE 標準庫和打開的IEEE.STD_LOGIC_1164.ALL 程序包但實際上從結構體的描述中可以看出，對外

16、部的邏輯有調用的操作，這類似于對庫或程序包中的內容作了調用。因此，庫結構部分還應將上面的或門和半加器的VHDL描述包括進去，作為工作庫中的兩個待調用的元件。由此可見，庫結構也是VHDL 程序的重要組成部分。圖5. VHDL設計基本結構一個相對完整的VHDL程序具有如圖9所示的比較固定的結構。即首先是各類庫及其程序包的使用聲明，包括未以顯式表達的工作庫WORK 庫的使用聲明。然后是實體描述，在這個實體中含有一個或一個以上的結構體，而在每一個結構體中可以含有一個或多個進程，當然還可以是其它語句結構，例如其它形式的并行語句結構，最后是配置說明語句結構，這個語句結構在以上給出的示例中沒有出現。配置說明

17、主要用于以層次化的方式對特定的設計實體進行元件例化，或是為實體選定某個特定的結構體。一個相對完整的VHDL 程序設計構建稱為設計實體。六VHDL文本輸入法設計實驗步驟1.新建項目，選擇項目文件夾，輸入工程名稱，添加文件（一般為空），選擇芯片型號，選擇仿真工具（一般為默認），最后生成項目。如下圖：圖6.選擇編輯文件 圖7新建項目2.新建VHDL文件，輸入設計語言，保存時要注意與工程文件名相同。如下圖：圖8新建VHDL文件3. 保存好后，進行綜合編譯，如果有錯誤，折回修改。如下圖：圖9綜合編譯4、（1） 新建一個.vwf文件，并將其設為仿真激勵：菜單Assignments-Settings，在左側

18、選擇Simulation Settings，選擇這里的.vwf文件（2） 設置為功能仿真：菜單Assignments-Settings，在左側選擇Simulation Settings，設置為Functional Simulation（3） 生成功能仿真網表：菜單Processing-Generate Functional Simulation Netlist（4） 開始仿真：菜單Processing-Start Simulation 如下圖：圖10 輸入設置七仿真波形分析.如下圖：cin 1ain 0bin 0 其他類似不在一一分析cout 0sum 1（5） 經過分析，可知仿真結果與真值表

19、相同表3 真值表cinainbincoutsum0000000101010010111010001101101101011111因此，仿真正確。八硬件測試1.Assignments-.device-圖11 硬件選擇引腳鎖定，參照下載實驗板1K100的引腳號說明書，選擇適當的引腳，如下圖：圖12 引腳設置2.引腳鎖定后，保存，必須重新進行一次全程編譯，編譯通過后才能編程下載。3.編程下載，用下載線將計算機并口和試驗箱上的JTAG口接起來，接通電源。選擇ToolsProgrammer菜單，打開programmer窗口。在mode中選中JTAG，將Program/Configure下的笑方框選中圖13編程下載4在開始編程之前，必須正確設置編程硬件。點擊“Hardware Setup”按鈕，打開硬件設置口。圖14設置編程硬件點擊“Add Hardware”打開硬件添加窗口，在“Hardware type”下拉框中選擇“ByteBlasterMV or ByteBlaster II”，“Port”下拉框中選擇“LPT1”，點擊OK按鈕確認，關閉Hardware Setup窗口，完成硬件設置。5、點擊“Start”按鈕，開始編程下載圖15編程下載九硬件測試結果硬件測試：根據真值表，本次實驗中，將a