1、中南大學大規模集成電路考試 及答案合集1 / 18作者:日期:2 / 18個人收集整理，勿做商業用途22 / 18-o - o專業班級封密卷評中南大學考試試卷時間110分鐘理處分O按績成試考者違題號-二二三合計得分評卷人2013 2014學年一學期大規模集成電路設計課程試題32學時，開卷，總分100分，占總評成績70 %得分評卷人一、填空題（本題40分，每個空格1分）1.所謂集成電路，是指采用 ，把一個電路中所需的二極管、 、電阻、電容和電感等元件連同它們之間的電氣連線在一塊或幾塊很小的或介質，息信生考寫填準不外線封密，題答要不內線封密線封密卷評基片上一同制作出來， 形成完整電路，然后在一個管

2、殼內，成為具有特定電路功能的微型結構。2. 請寫出以下與集成電路相關的專業術語縮寫的英文全稱：ASIC： ASSP LSI :3. 同時減小、與，可在保持漏源間電流不變的前提下減小器件面積，提高電路集成度。因此，縮短MOSFE尺寸是VLSI發展的趨勢。4. 大規模集成電路的設計流程包括：需求分析、 設計、體系結構設計、功能設計、設計、可測性設計、設計等。5. 需求規格詳細描述系統顧客或用戶所關心的內容，包括 及必須滿足的 。系統規格定義系統邊界及系統與環境相互作用的信息，在這個規格中，系統以 的方式體現出來。6. 根據硬件化的目的（高性能化、小型化、低功耗化、降低成本、知識產權保護等）、系統規

3、模/性能、等確定實現方法。7. 體系結構設計的三要素為： 、。8. 高位綜合是指從 描述自動生成 描述的過程。與人工設計相比，高位綜合不僅可以盡可能地縮短 ，而且可以生成在面積、性能、功耗等方面表現出色的電路。9. 邏輯綜合就是將 變換為，根據或進行最優化，并進行特定工藝單元庫 的過程。10. 邏輯綜合在推斷RTL部品時，將值的變化通過時鐘觸發的信號推斷為 ，下生成 Z'的信號推斷為 ，將其它的推斷為 。11. 構造化法是目前可測性設計的主要方法，可以細分為：法、邊界掃描測試法、法、靜止電源電流法。12. 布局布線的步驟分為： 、電源布線、 、時鐘布線、等。13. 為了進行時序驗證、

4、功耗驗證、信號完整性驗證及電子遷移性驗證，需要從版圖結果中提取。得分評卷人限；二、選擇題(可多選，每題2分，合計40分)1. 集成電路進入納米尺寸時代后，將面臨以下主要挑戰 ：( )A. 漏電流增大導致總功耗增加；B.柵極氧化膜厚度接近物理極C.電路規模增大導致動態功耗增加；D.配線延遲不能相應降低從而影響性能2. 以下哪幾項是集成電路制作工藝的 ( )A. SOP; B. BCD; C. BMOS; D. CMOS; E. BiMOS; F. BCG3. MOSFET的溫度特性體現為： ( )A. 溫度升高，載流子遷移率升高，跨導升高，閥值電壓升高；B. 溫度升高，載流子遷移率升高，跨導下降

5、，閥值電壓下降；C. 溫度升高，載流子遷移率下降，跨導下降，閥值電壓升高；D. 溫度升高，載流子遷移率下降，跨導下降，閥值電壓下降；4. 關于CMO反相器，以下描述中哪些是正確的？( )A. Vtn乞？NMO導通，等效于電流源，PMO等效于非線性電阻；B. V ? Vdd，NMOSD PMOSTE處于飽和區，等效于非線性電阻；C. Vdd/2 < Vi_ Vdd/2 +Vtp, PMOS導通，等效于電流源， NMO蒔效于非線性電阻;D. V i > Vdd +Vtp,NMOS導通，PMO截止；5. 以下哪些描述符合通用性設計七原則？( )A. 無論使用者的經驗、文化水平、語言技能、

6、使用時的注意力集中程度如何，都能 容易地理解設計物的使用方式。B. 設計物對于不同能力的人們來說都是有用而適合的。C. 提供合適的尺度和空間以便于接近、到達、操控和使用，無論使用者的生理尺寸、 體態和動態。D. 設計物應該降低由于偶然動作和失誤而產生的危害及負面后果。6. 以下哪些為微處理器IP必須具備的功能?（ ）A. Fetch; B. Decode;C. Execute; D. En code; E. Writeback; F.Compile;7. 以下關于設計抽象度的描述中，哪些是正確的？（ ）A. 算法級描述決定系統的實施方式（體系結構、算法） ；B. 門級描述是基于基本元件（AND

7、/OR/NOT/FF等）的電路設計；C. 門級描述決定硬件的處理方式（數據電路與控制電路）；D. RTL描述包括時鐘級的時序設計；8. 以下描述比較不同抽象度設計的仿真速度，哪些是正確的？級門級算法級；算法級RTL級門級；（ ）A.算法級門級RTL級；B. RTLC.門級 算法級RTL級；D.9. 以下關于邏輯綜合的描述，哪些是正確的？A. 邏輯綜合的結果是唯一的;B. 邏輯綜合技術可分為生成順序電路和生成組合電路兩類;C. 布爾邏輯公式的簡化一般與制造工藝無關。D. 同一邏輯可以由多種電路實現，邏輯綜 合則選擇與面積、延遲時間、功耗等要求最 接近的電路。10. 以下問題描述中，哪些有可能通過

8、可測性設計發現？（）A. 制造誤差；B.性能問題；C.制造故 障；D.功能未滿足顧客的需求；11. 以下關于可測性設計的描述中，哪些是正確的？（）A. 可測性設計就是在設計階段考慮測試因 素，犧牲一部分芯片面積換得測試的容易 化；B. 可測性設計使用自動生成工具（ATPG,易于生成故障覆蓋率高的測試模式。C. 可測性設計由于增加了設計負荷，將一 定導致芯片整體開發成本的增加。D. 可觀察性與可控制性是衡量可測性設計 的兩個尺度。12. 以下描述與可測性設計的設計制約相關，哪些是正確的？（）A. 禁止使用循環組合電路；B. FF的時鐘信號必須能夠從外部端口直接 控制。C. FF的復位信號必須能夠

9、從外部端口直接 控制。D. 掃描測試時，RAM和內核需要分開進行設 計。13. 在以下關于內建自測試法的描述中，哪些是正確的？ （）A. 由于內嵌測試模式發生器，不需要額外 生成測試模式；B. 由于只輸出GO/NOGO故障分析很困難；C. 由于內嵌測試輸出評估部，不需要高價 測試設備，可降低成本；D. 不可用于Burn-In測試；14. SOC設計采用基于IP分離的可測性設計，具體的實現手段有：（）A. Distributed BIST;B.Direct Access;C. Test Bus;D.Boun dary Scan;15. 以下時間因素中，會對電路最終的工作頻率產生影響的有： （）A

10、. clock skew;B.組合電路的最大延遲；C. FF 的 Setup 時間；D. FF 的Hold時間；16. 以下屬于版圖設計的驗證科目有：（ ）A. DRC； B. LVS;C.時序驗證；D. 信號完全性17. 在以下關于布局布線算法的描述中，哪些是正確的？ （）A. 是一種高速計算近似值的算法；B. 是在實際可行的時間內計算布局布線最 優解的算法；C. 是求局部最優解的算法；D. 為了讓近似值接近最優解，有必要改變 執行條件（初解、控制參數）多次進行重新 計算；18. 在以下關于布局布線的描述中，哪些是正確 的？ （）A. 布線分全局布線與詳細布線兩個階段， 決定布線途徑；B.

11、當某個布線變為不可能時，確定并拆除成為其障礙物的布線群，進行重新布線，使其不再成為其它布線的障礙；C. 基于階層的布局設計包括自頂向下的布圖規劃和自下向上的模塊布局；D. 自頂向下的布圖規劃包括對階層模塊進行面積預估、確定aspect比、放置模塊及模塊間時間制約的分割；19. 以下屬于光刻工藝的為：（ ）A.光刻膠涂覆；B.曝光； C. 顯影； D. 腐蝕；20. 以下為封裝外型的為：（ ）得分評卷人A. DIP ； B.QFP ； C. BGA ； D. CSP ；三.以下代碼描述了 4位到2位的解碼器模塊 DEC（具體見以下注釋）。 請使用 Verilog HDL描述語言寫出能滿足下列條件

12、的測試平臺模塊testbench : 1.DEC作為testbench的子模塊，所有輸入信號都由testbench生成并供給；2.輸入信號din必須隨機生成；3.必須在testbench內部自動判定 DEC輸出信號dout正確與非；4.能夠將波形保存至文件。（20分）/ decoder:dindout/1xxx11/01xx10/001x01/000x00module DEC(clk, rstn, din, dout);in putclk, rstn;input3:0din;output1:0dout;reg1:0dout;always(posedge clk or n egedge rstn

13、) beginif （!rst n）dout <= 2'b00;else if （di n3 = 1'b1）dout <= 2'h3;else if （di n2 = 1'b1）dout <= 2'h2;else if （di n1 = 1'b1）dout <= 2'h1;else if （di n0 = 1'b1）dout <= 2'hO;enden dmodule2011-2012學年第一學期大規模集成電路期末考試答案一. 填空題（每個空格1分，共40分）1. 半導體工藝，晶體管，半導體晶

14、片，封裝。2. ASIC : Application Specific Integrated CircuitsASSP： Application Specific Standard ProductsLSI : Large Scale Integrated Circuits3. L, tox, W4. 系統，邏輯，版圖（或軟件）5. 系統功能，制約，黑盒子。6. 量產規模，彈性設計要求，開發周期。7. 建模，探索，細化。8. 算法級，RTL級，開發周期9. RTL描述，門電路，面積，延遲，映射10. D-FF , Latch，三狀態門，組合電路11. 掃描測試法，內建自測試法12. 布圖規劃，布

15、局（設計），布線（設計）13. 布線寄生參數二. 選擇題（每題2分，共40分）1. A,B,D 2.B,D3.D4.A,C,D6.A,B,C,E7.A,B,D8.D9.B,C,D5.A,B,C,D10. A,C11. A,B,D12. A,B,C,D 13. A,B,C 14.B,C,D 15. A,B,C,D19.A,B,C,D20.A,B,C,D16.A,B,C,D17.A,C,D 18.A,B,C,D三、問答題（20 分）答題要點包括：對大規模集成電路領域及相關產業的認識;對這門課程的講授內容及講解方式的看法及建議，好的可行性建議可以適當加分。-O - O專業班級封密卷評理處分O按績成試

16、考者違，息信生考寫填準不外線封密中南大學考試試卷時間110分鐘題號-二二三合計得分評卷人2013 2014學年一學期大規模集成電路設計課程試題32學時，開卷，總分100分，占總評成績70 %得分評卷人4.3.一、填空題（本題40分，每個空格1分）3.所謂集成電路，是指采用半導體工藝，把一個電路中所需的、電阻、電容和電或在一個管殼內，感等元件連同它們之間的電氣連線在一塊或幾塊很小的 介質基片上一同制作出來，形成完整電路，然后 _ 成為具有特定電路功能的微型結構。集成電路按照應用領域可以分為： 與模擬集成電路。同時減小可在保持漏源間電流不變的前提下減小器件面積, 短MOSFE尺寸是VLSI發展的趨

17、勢。提高電路集成度。因此，縮，題答要不內線封密線封密卷評4. 大規模集成電路的設計流程包括：需求分析、系統設計、設計、設計、邏輯設計、可測性設計、 設計等。5. 需求規格詳細描述系統顧客或用戶所關心的內容，包括 及必須滿足的 。系統規格定義系統邊界及系統與環境相互作用的信息，在這個規格中，系統以 的方式體現出來。6. 根據硬件化的目的（高性能化、小型化、低功耗化、降低成本、知識產權保等確護等）、系統規模/性能、定實現方法。7. 體系結構設計的三要素為： 、。8. 高位綜合是指從 描述自動生成 描述的過程。與人工設計相比，高位綜合不僅可以盡可能地縮短 ，而且可以生成在面積、性能、功耗等方面表現出

18、色的電路。9. 邏輯綜合就是將 變換為，根據或進行最優化，并進行特定工藝單元庫 的過程。10. 邏輯綜合在推斷RTL部品時，將值的變化通過時鐘觸發的信號推斷為 ，將與時鐘無關但某個條件下保持值不變的信號推斷為 ，將某個條件下生成 Z'的信號推斷為，將其它的推斷為。11. 構造化法是目前可測性設計的主要方法，可以細分為：法、邊界掃描測試法、法、靜止電源電流法。12. 布局布線的步驟分為： 、電源布線、 、時鐘布線、等。13. 為了進行時序驗證、 功耗驗證、信號完整性驗證及電子遷移性驗證，需要從版圖結果中提取。得分評卷人限；二、選擇題(可多選，每題2分，合計40分)2. 集成電路進入納米尺

19、寸時代后，將面臨以下主要挑戰：( )A. 漏電流增大導致總功耗增加；B.柵極氧化膜厚度接近物理極C.電路規模增大導致動態功耗增加；D.配線延遲不能相應降低從而影響性能；2.以下哪幾項是集成電路制作工藝的 ( )A. SOP; B. BCD; C. BMOS; D. CMOS; E. BiMOS; F. BCG3. MOSFET的溫度特性體現為： ( )A. 溫度升高，載流子遷移率升高，跨導升高，閥值電壓升高；B. 溫度升高，載流子遷移率升高，跨導下降，閥值電壓下降；C. 溫度升高，載流子遷移率下降，跨導下降，閥值電壓升高；D. 溫度升高，載流子遷移率下降，跨導下降，閥值電壓下降；4. 關于CM

20、O反相器，以下描述中哪些是正確的？( )A. Vtn乞V乞？ Vid, NMO導通，等效于電流源，PMO等效于非線性電阻；B. V ? Vdd，NMOSD PMOSTE處于飽和區，等效于非線性電阻；C. Vdd/2 < Vi< Vdd/2 +Vtp, PMOS導通，等效于電流源，NMO蒔效于非線性電阻;D. V i > Vdd +Vtp,NMOS導通，PMO截止；5. 以下哪些描述符合通用性設計七原則？( )A. 無論使用者的經驗、文化水平、語言技能、使用時的注意力集中程度如何，都能 容易地理解設計物的使用方式。B. 設計物對于不同能力的人們來說都是有用而適合的。C. 提供合

21、適的尺度和空間以便于接近、到達、操控和使用，無論使用者的生理尺寸、 體態和動態。D. 設計物應該降低由于偶然動作和失誤而產生的危害及負面后果。6. 以下哪些為微處理器IP必須具備的功能？（ ）A. Fetch; B. Decode;C. Execute; D. En code; E. Writeback; F.Compile;7. 以下關于設計抽象度的描述中，哪些是正確的？（ ）A. 算法級描述決定系統的實施方式（體系結構、算法） ；B. 門級描述是基于基本元件（AND/OR/NOT/FF等）的電路設計；C. 門級描述決定硬件的處理方式（數據電路與控制電路）；D. RTL描述包括時鐘級的時序設

22、計；8. 以下描述比較不同抽象度設計的仿真速度，哪些是正確的？9.）A.算法級門級RTL級；C.門級算法級RTL級；B. RTLD.以下關于邏輯綜合的描述，哪些是正確的？A.邏輯綜合的結果是唯一的；B.成組合電路兩類；級門級算法級；算法級RTL級門級；（ ）邏輯綜合技術可分為生成順序電路和生C.布爾邏輯公式的簡化一般與制造工藝無關。D.同一邏輯可以由多種電路實現，邏輯綜 合則選擇與面積、延遲時間、功耗等要求最 接近的電路。10. 以下問題描述中，哪些有可能通過可測性設計發現？（）A. 制造誤差；B.性能問題；C.制造故 障；D.功能未滿足顧客的需求；11. 以下關于可測性設計的描述中，哪些是正

23、確的？（）A. 可測性設計就是在設計階段考慮測試因 素，犧牲一部分芯片面積換得測試的容易 化；B. 可測性設計使用自動生成工具（ATPG,易于生成故障覆蓋率高的測試模式。C. 可測性設計由于增加了設計負荷，將一 定導致芯片整體開發成本的增加。D. 可觀察性與可控制性是衡量可測性設計 的兩個尺度。12. 以下描述與可測性設計的設計制約相關，哪些是正確的？（）A.禁止使用循環組合電路;B. FF的時鐘信號必須能夠從外部端口直接 控制。C. FF的復位信號必須能夠從外部端口直接 控制。D. 掃描測試時，RAM和內核需要分開進行設 計。13. 在以下關于內建自測試法的描述中，哪些是正確的？ （）A.

24、由于內嵌測試模式發生器，不需要額外 生成測試模式；B. 由于只輸出GO/NOGO故障分析很困難；C. 由于內嵌測試輸出評估部，不需要高價 測試設備，可降低成本；D. 不可用于Burn-In測試；14. SOC設計采用基于IP分離的可測性設計，具體的實現手段有：（）A. Distributed BIST;B.Direct Access;C. Test Bus;D.Boun dary Scan;15. 以下時間因素中，會對電路最終的工作頻率產生影響的有： （）A. clock skew;B.組合電路的最大延遲；C. FF 的 Setup 時間；D. FF 的Hold時間；16. 以下屬于版圖設計的

25、驗證科目有： （ ）A. DRC； B. LVS;C.時序驗證；D.信號完全性17. 在以下關于布局布線算法的描述中，哪些是正確的？ （）A. 是一種高速計算近似值的算法；B. 是在實際可行的時間內計算布局布線最 優解的算法；C. 是求局部最優解的算法；D. 為了讓近似值接近最優解，有必要改變 執行條件（初解、控制參數）多次進行重新計算；18. 在以下關于布局布線的描述中，哪些是正確 的？ （）A. 布線分全局布線與詳細布線兩個階段， 決定布線途徑；B. 當某個布線變為不可能時，確定并拆除 成為其障礙物的布線群，進行重新布線，使 其不再成為其它布線的障礙；C. 基于階層的布局設計包括自頂向下的

26、布 圖規劃和自下向上的模塊布局；D. 自頂向下的布圖規劃包括對階層模塊進行面積預估、確定aspect比、放置模塊及模塊間時間制約的分割；19. 以下屬于光刻工藝的為：（ ）A.光刻膠涂覆；B.曝光； C. 顯影； D. 腐蝕；20. 以下為封裝外型的為：（ ）得分評卷人A. DIP ； B.QFP ； C. BGA ； D. CSP ；三.以下代碼描述了 4位到2位的解碼器模塊 DEC（具體見以下注釋）。 請使用 Verilog HDL描述語言寫出能滿足下列條件的測試平臺模塊testbench : 1.DEC作為testbench的子模塊，所有輸入信號都由testbench生成并供給；2.輸入

27、信號din必須隨機生成；3.必須在testbench內部自動判定 DEC輸出信號dout正確與非；4.能夠將波形保存至文件。（20分）/ decoder:dindout/1xxx11/01xx10/001x01/000x00module DEC(clk, rstn, din, dout);in putclk, rstn;input3:0din;output1:0dout;reg1:0dout;always(posedge clk or n egedge rstn) beginif （!rst n）dout <= 2'b00;else if （di n3 = 1'b1）do

28、ut <= 2'h3;else if （di n2 = 1'b1）dout <= 2'h2;else if （di n1 = 1'b1）dout <= 2'h1;else if （di n0 = 1'b1）dout <= 2'hO;enden dmodule2012-2013學年第一學期大規模集成電路期末考試答案二. 填空題（每個空格1分，共40分）2.二極管，晶體管，半導體晶片，封裝。2. 存儲器，微處理器，邏輯集成電路3. L , tox, W4. 系統，邏輯，版圖（或軟件）5. 系統功能，制約，黑盒子。6.

29、量產規模，彈性設計要求，開發周期。7. 建模，探索，細化。8. 算法級，RTL級，開發周期9. RTL描述，門電路，面積，延遲，映射10. D-FF , Latch，三狀態門，組合電路11. 掃描測試法，內建自測試法12. 布圖規劃，布局（設計），布線（設計）13. 布線寄生參數二. 選擇題（每題2分，共40分）I. A,B,D2.B,D3.D4.A,C,D5.A,B,C,D6.A,B,C,E7.A,B,D8.D9.B,C,D10. A,CII. A,B,D 12. A,B,C,D 13. A,B,C 14.B,C,D 15. A,B,C,D16.A,B,C,D17.A,C,D 18.A,B,C,D19.A,B,C,D20.A,B,C,D三、問答題（20分）答題要點包括以下 5個要點，每個要點 4分。1.DEC作為testbench的子模塊，所有輸入信號都由testbench生成并供給；2.輸入信號di