1、 蘇 州 市 職 業 大 學實習（實訓）報告 名稱 任意波形產生器的設計 2013年6月17日至2013年6月21日共1周院 系 電子信息工程學院 班 級 學 號 姓 名 院 長 系 主 任 指導教師 蘇 州 市 職 業 大 學實習（實訓）任務書 名 稱： 任意波形產生器的設計 起訖時間： 2013.6.17-2013.6.21 院 系： 電子信息工程學院 班級： 指導教師： 院 長： 一、實習（實訓）目的和要求設計任意波形產生器。二、實習（實訓）內容電路要求可以產生正弦波、鋸齒波、方波、特殊波形，波形的頻率可調，可以采用分頻和DDS的原理控制信號輸出的頻率，并通過調節實驗開發系統的按鍵控制設

2、計信號的頻率，波形的類型通過控制模塊中程序設置選擇，并通過調節實驗開發系統的按鍵控制；整個電路輸出8位數字，經過實驗開發系統中D/A轉換模塊并進行放大輸出模擬信號波形，通過示波器連接實驗開發系統觀察具體的波形，整個系統的外圍電路包括按鍵控制電路、D/A轉換電路、低頻信號濾波電路、放大電路等。任意波形產生器電路構成三、實習（實訓）方式 集中 分散 校內 校外四、實習（實訓）具體安排第1天：布置實訓任務，進行電路原理的講述及程序的編寫；第2天：進行程序的編寫調試與仿真；第3天：進行硬件電路板的連接；第4天：進行硬件調試與設計報告的撰寫五、實習（實訓）報告內容1理解電路的工作原理；2畫出電路詳細框圖

3、；3分析電路中各模塊工作原理，并寫出各模塊的VHDL程序；4通過Quartus軟件生成各模塊的原理圖及整個電路的頂層文件原理圖；5對整個電路的程序進行調試與仿真；6連接實驗開發板，下載程序，進行硬件的調試；7撰寫實訓報告，并注意報告結構合理，層次分明，在分析時注意語言的流暢。目 錄第1章 緒論61.1 EDA 發展及應用61.2數字系統設計模型71.2.1傳統的設計方法71.2.2現代的設計方法71.3 EDA設計流程圖8第2章 設計說明92.1設計要求92.2設計思路9第3章 系統設計103.1電路原理圖及各模塊圖103.2設計流程103.3程序代碼內容113.4定義管腳183.5硬件實現及

4、調試結果18第4章 課程設計總結20參考文獻20第1章 緒 論1.1 EDA發展及應用伴隨著計算機、集成電路、系統電子設計的發展，EDA技術經歷了20世紀70年代的計算機輔助設計（CAD）、20世紀80年代的計算機輔助工程設計（CAED）和20世紀90年代電子系統設計自動化（EDA）三個發展階段。從目前的EDA技術來看，其發展趨勢是政府重視、使用普及應用廣泛、工具多樣、軟件功能強大。隨著微電子技術與工具軟件的發展，EDA技術的硬件載體軟件開發工具與設計輸入方式等都發生了很大的變化。EDA工具的發展分為以下幾個方面：設計輸入工具的發展趨勢，具有混合信號處理能力的，EDA硬件載體的發展方向則向著密

5、度更高、速度更快、頻帶更寬的百萬門方向發展。向系統內可重構的方向發展。向混合可編程器件技術發展。向低電壓、向低功耗的綠色原件發展。總的來說，EDA的發展趨勢表現在如下幾個方面：（1） 超大規模集成電路的集成度和工藝水平不斷提高，深亞微米工藝走向成熟，使片上系統設計成為可能。（2） 市場對電子產品提出更高要求，如降低電子系統的成本、減小系統的體積等，從而對系統的集成度提出更高要求。（3） 高性能的EDA工具得到長足發展，自動化和智能化程度不斷提高，為嵌入式系統設計提供功能強大的開發環境。（4） 計算機硬件設計平臺性能大幅度提高，為復雜的片上系統提供了物理基礎。 EDA技術在數學、科研、產品設計與

6、制造等各個方面都發揮著巨大作用。在數學方面，幾乎所有理工科院校的電子信息類專業都開設了EDA課程，主要目的是讓生了解EDA的基礎概念和基本原理。掌握用HDL語言編寫規范的程序，掌握邏輯綜合的理論與算法。在科研方面，主要利用電路仿真工具進行電路設計與仿真，利用虛擬儀器進行產品測試，將CPLD/FPGA器件實際應用到儀器設備中，從事PCB設計和ASIC設計等。在產品設計與制造方面，EDA技術應用于仿真、生產、測試等各個環節。EDA技術已經應用于行業，在機械、電子、通信、航空航天、化工、礦產、生物、醫學、軍事等各個領域都有EDA技術的應用。1.2 數字系統設計模型1.2.1傳統的設計方法由底向上的設

7、計方法是傳統的IC和PCB的設計方法。有以下幾個特征：（1） 設計方向是自底向上，先設計最小的單元電路，然后再將各個功能模塊連接起來。（2） 采用通用邏輯元器件，通常采用74系列和CMOS4000系列的產品進行設計。（3） 在系統硬件設計的后期進行調試和仿真。在部分或者全部硬件電路連接完成后才可以進行電路調試，使設計周期延長。（4） 設計結果是多張電路圖。設計調試完形成電路原理圖，包括元器件型號和信號間的互連關系。采用由底向上的設計方法需要設計者先定義和設計每個基本模塊，然后對這些模塊進行連線以完成整體設計。在IC設計復雜程度低于10000門時，常采用這種設計方法，但是隨著設計復雜程度的增加，

8、該方法會產生產品生產周期長、可靠性低、開發費用高等問題。1.2.2現代的設計方法自頂向下的設計方法是現代的設計方法，這種設計方法綜合運用各方面的知識，設計者必須從系統的角度來分析設計。采用自頂向下技術進行設計可分為三個主要階段：系統設計、系統的綜合優化和系統實現。各個階段之間沒有絕對的界限。系統設計時整個設計流程中最重要的部分，它包括系統功能分析、體系結構設計、系統描述與功能仿真，這一階段所做的工作基本上決定了所設計電路的性能，后面所作的工作都是以這一部分為基礎的。在完成仿真后，接下來的工作就是系統綜合優化，主要包括系統的綜合優化與門級仿真。如果系統綜合優化的結果滿足設計者的要求，就可以進行系

9、統實現了，設計者可以將綜合后的電路網表文件和設計者的時序要求給IC生產廠家進行下一步的工作，也可以通過EDA工具軟件對FPGA/CPLD芯片進行配置與編程。1.3 EDA設計流程圖由下圖可知，可以把EDA設計流程分為：設計輸入、功能仿真、綜合、適配、時序仿真與下載。第2章 設計說明2.1 設計要求電路要求可以產生本正弦波、鋸齒波、方波、特殊波形。波形的頻率可調，可以采用分頻和DDS的原理控制信號輸出的頻率。并通過調節實驗開發系統的按鍵控制設計信號的頻率，波形的設計類型通過控制模塊中程序設置選擇，并通過調節實驗開發系統的按鍵控制，整個電路輸出8位數字，經過實驗開發系統中D/A轉換模塊并進行放大輸

10、出模擬信號波形，通過示波器連接實驗開發系統觀察具體的波形，整個系統的外圍電路包括按鍵控制電路、D/A轉換電路、低頻信號濾波電路、放大電路等。2.2 設計思路 1、提出設計說明書，即用自然語言表達系統項目的功能特點和技術參數等。 2、建立VHDL行為模型，這一步是將設計說明書轉化為VHDL行為模型。 3、VHDL行為仿真。這一階段可以利用VHDL仿真器（如ModelSim）對頂層系統的行為模型進行仿真測試，檢查模擬結果，繼而進行修改和完善。 4、VHDL-RTL級建模。如上所述，VHDL只有部分語句集合可用于硬件功能行為的建模，因此在這一階段，必須將VHDL的行為模型表達為VHDL行為代碼。 5

11、、前端功能仿真。 6、邏輯綜合。 7、測試向量生成。這一階段主要是針對ASIC設計的。FPGA設計的時序測試文件主要產生于適配器。對ASIC的測試向量文件是綜合器結合含有版圖硬件特性的工藝庫后產生的，用于對ASIC的功能測試。 8、功能仿真。利用獲得的測試向量對ASIC的設計系統和子系統的功能進行仿真。 9、結構綜合。主要將綜合產生的表達邏輯連接關系的網表文件，結合具體的目標硬件環境進行標準單元調用、布局、布線和滿足約束條件的結構優化配置，即結構綜合。 10、門級時序仿真。在這一級中將使用門級仿真器或仍然使用VHDL仿真器（因為結構綜合后能同步生成VHDL格式的時序仿真文件）進行門級時序仿真，

12、在計算機上了解更接近硬件目標器件工作的功能時序。 11、硬件測試。這是對最后完成的硬件系統（如ASIC或FPGA）進行檢查和測試。第3章 系統設計3.1 電路原理圖及各模塊圖3.1.1系統總體設計原理圖：3.1.2各模塊圖： 分頻模塊 正弦函數模塊 鋸齒波函數模塊 方波函數模塊 特殊波形模塊 控制模塊3.2 設計流程1. 啟動Quartus6.0：雙擊桌面上的Quartus6.0圖標啟動該軟件。2. 編輯文件：單擊菜單欄中的File/New命令，選擇原理圖文件，并將其設為工程。打開6個VHDL文件，一次輸入分頻模塊、正弦函數模塊、鋸齒波函數模塊、方波函數模塊、特殊波形模塊、控制模塊的VHDL語

13、言程序。并將它們創建到原理圖中的工程模塊。3. 輸入原理圖：在projict中把六個模塊添加到原理圖中，輸入、輸出信號添加并修改名稱，保存文件。4. 創建工程：打開新建工程向導，將設計文件加入工程中，選擇目標芯片，選擇仿真器和綜合器類型，結束設置。5. 編譯、仿真：編譯完成后建立仿真波形文件，打開波形編輯器，輸入信號節點，編輯輸入波形啟動仿真及閱讀仿真報告。6. 制定芯片管腳：根據實驗要求給管腳添加相應信號。3.3 程序代碼內容1. 分頻模塊fpLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;EN

14、TITY fp ISport(clk:in std_logic; -input k:in std_logic_vector(3 downto 0); clko:buffer std_logic); -outend fp;architecture a of fp issignal temp:std_logic_vector(3 downto 0);begin process(clk) begin if clkevent and clk=1then if tempk then temp=temp+1; else temp=0000; clko=not clko; end if; end if; e

15、nd process;end a;2. 正弦函數模塊 sinlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sin is port(clk4:in std_logic; dd4:out integer range 255 downto 0);end sin;architecture dacc of sin is signal q:integer range 63 downto 0;begin process(clk4) beg

16、in if(clk4event and clk4=1)then qdd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4null; end case; end process; end dacc;3. 鋸齒波函數模塊 sawtoothlibrary ieee;use i

17、eee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sawtooth is port(clk3:in std_logic; dd3:out integer range 255 downto 0);end sawtooth;architecture dace of sawtooth isbegin process(clk3) variable b:std_logic; variable c:integer range 255 downto 0; begin if(cl

18、k3event and clk3=1)then if(b=0)then c:=c+5; if(c=200)then b:=1; end if; else c:=0; b:=0; end if; end if; dd3=c; end process;end dace;4. 方波函數模塊 squarelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity square is port(clk1:in std_logic; dd1:buff

19、er integer range 255 downto 0);end square;architecture dacc of square is signal q:integer range 255 downto 0;begin process(clk1) begin if(clk1event and clk1=1)then qdd1dd1null; end case; end process;end dacc;5. 特殊波形函數模塊 sintralibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use

20、ieee.std_logic_unsigned.all;entity sintra is port(clk4:in std_logic; dd4:out integer range 255 downto 0);end sintra;architecture dacc of sintra is signal q:integer range 63 downto 0;begin process(clk4) begin if(clk4event and clk4=1)then qdd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd

21、4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4dd4null; end case; end process; end dacc;6. 控制模塊 controllibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity control

22、is port(sel:in std_logic_vector(1 downto 0); k0,k1,k2,k3:in integer range 255 downto 0;qout:out integer range 255 downto 0);end control;architecture a of control isbegin process(sel,k0,k1,k2,k3)begin if sel=00then qout=k0;elsif sel=01then qout=k1;elsif sel=10then qout=k2;elsif sel=11then qout=k3;end if;end process;end a;3.4 定義管