1、直接數(shù)字式頻率合成器DDS（Direct Digital Synthesizer），實際上是一種分頻器：通過編程頻率控制字來分頻系統(tǒng)時鐘（SYSTEM CLOCK）以產(chǎn)生所需要的頻率。DDS 有兩個突出的特點，一方面，DDS工作在數(shù)字域，一旦更新頻率控制字，輸出的頻率就相應(yīng)改變，其跳頻速率高；另一方面，由于頻率控制字的寬度寬（48bit 或者更高），頻率分辨率高。DDS工作原理Error! Reference source not found. 是DDS 的內(nèi)部結(jié)構(gòu)圖，它主要分成3 部分：相位累加器，相位幅度轉(zhuǎn)換，數(shù)模轉(zhuǎn)換器（DAC）。圖 1，DDS的結(jié)構(gòu)相位累加器一個正弦波，雖然它的幅度不是

2、線性的，但是它的相位卻是線性增加的。DDS 正是利用了這一特點來產(chǎn)生正弦信號。如圖 2，根據(jù)DDS 的頻率控制字的位數(shù)N，把360° 平均分成了2的N次等份。圖2，相位累加器原理假設(shè)系統(tǒng)時鐘為Fc，輸出頻率為Fout。每次轉(zhuǎn)動一個角度360°/2N， 則可以產(chǎn)生一個頻率為Fc/2N 的正弦波的相位遞增量。那么只要選擇恰當(dāng)?shù)念l率控制字M，使得 Fout / Fc= M / 2N,就可以得到所需要的輸出頻率Fout，F(xiàn)out = Fc*M / 2N,相位幅度轉(zhuǎn)換通過相位累加器，我們已經(jīng)得到了合成Fout 頻率所對應(yīng)的相位信息，然后相位幅度轉(zhuǎn)換器把0°360°

3、的相位轉(zhuǎn)換成相應(yīng)相位的幅度值。比如當(dāng)DDS 選擇為2V p-p 的輸出時，45°對應(yīng)的幅度值為0.707V，這個數(shù)值以二進制的形式被送入DAC。這個相位到幅度的轉(zhuǎn)換是通過查表完成的。DAC 輸出代表幅度的二進制數(shù)字信號被送入DAC 中，并轉(zhuǎn)換成為模擬信號輸出。注意DAC 的位數(shù)并不影響輸出頻率的分辨率。輸出頻率的分辨率是由頻率控制字的位數(shù)決定的。直接數(shù)字式頻率合成技術(shù)（DDS）是一種先進的全數(shù)字頻率合成技術(shù)，它具有多種數(shù)字式調(diào)制能力（如相位調(diào)制、頻率調(diào)制、幅度調(diào)制以及I/Q正交調(diào)制等），在通信、導(dǎo)航、雷達、電子戰(zhàn)等領(lǐng)域獲得了廣泛的應(yīng)用。在項目中光柵傳感系統(tǒng)高頻并行解調(diào)算法的FPGA實

4、現(xiàn)我們的光纖通信模塊用到DDS。我們通過FPGA 實現(xiàn)了DDS的功能。     1971年，美國學(xué)者J.Tierney等人撰寫的A Digital Frequency Synthesizer一文首次提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。限于當(dāng)時的技術(shù)和器件水平，它的性能指標(biāo)尚不能與已有的技術(shù)相比，故未受到重視。近10年間，隨著微電子技術(shù)的迅速發(fā)展，直接數(shù)字頻率合成器（Direct Digital Frequency Synthesis簡稱DDS或DDFS）得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為

5、現(xiàn)代頻率合成技術(shù)中的佼佼者。具體體現(xiàn)在相對帶寬寬、頻率轉(zhuǎn)換時間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號及其他多種調(diào)制信號、可編程和全數(shù)字化、控制靈活方便等方面，并具有極高的性價比。       DDS基本原理及性能特點    DDS的基本原理是利用采樣定理，通過查表法產(chǎn)生波形。DDS的結(jié)構(gòu)有很多種，其基本的電路原理如圖所示。         相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖fs，加法器

6、將頻率控制字k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字k相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。     用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣

7、值（二進制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到DA轉(zhuǎn)換器，DA轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。      DDS在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠遠超過了傳統(tǒng)頻率合成技術(shù)所能達到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。         如何用FPGA實現(xiàn)   

8、  相位累加寄存器是DDS的核心，在我的設(shè)計中相位寄存器的字長為23位，之所以選擇23位是因為項目要求頻率步進可以達到1Hz，我們BASYS板上有25MHz的晶振，我們將其三分頻為8.333MHz，我們相位寄存器字長23位則頻率步進最小值為F/2N  =8.333*106   /2231Hz( 當(dāng)然根據(jù)項目實際需要我們今后會通過外接晶振及DCM配合使其=1 Hz。相位步進量字長為18位，最高輸出頻率為fmax  =8.333*106  /223  *218 =260416 Hz。   

9、    波形存儲器用SPATAN3E內(nèi)部RAM實現(xiàn)，通過core generator 生成ROM，我們的設(shè)計中用ROM存取256個點，這樣到頻率達到200kHz時每個周期輸出可達到21個采樣點，若是存512個點那么就能達到42個點，具體存多少個點根據(jù)后續(xù)要求，及芯片本身的內(nèi)部資源決定。用PC機的VC編寫“正弦信號查找表”，將其寫入ROM的初始化文件。當(dāng)然可以把其他任意周期性波形數(shù)據(jù)寫入ROM,道理想同。       生成“正弦信號查找表”有以下步驟：首先，確定每周期采樣點數(shù)，這里256個點，計算各采樣點的

10、數(shù)值。歸一化，由于我們后續(xù)須將數(shù)字量通過DAC輸出，所以計算所得數(shù)值的值域轉(zhuǎn)化為0,1,以方便轉(zhuǎn)化為DAC對應(yīng)的數(shù)值，由于8位的DAC的輸出值最高為255，所以須將得到的數(shù)值乘以255。       這里設(shè)計的相位累加寄存器，可根據(jù)實際需要產(chǎn)生無限周期個波形或1024以內(nèi)個周期波形（periodn為10位）增加了設(shè)計的功能。       程序說明       dds_rom是儲存波形的儲存器；  

11、     phaseregister是相位累加寄存器；       fredevider3是三分頻電路；       sch_top是dds芯片頂層文件；       工程dds_version1是該設(shè)計的工程文件；       文件夾sin_test是生成正弦信號查找表的源文件。  &#

12、160;    測試       在這個DDS 的設(shè)計過程中我們在BASYS板上跑了程序，程序與這個在I/O 端口方面有少許差別，需將源程序I/O口作了一下修改Clk為BASYS板上的50MHz，Dout為LD0到LD7,在實際應(yīng)用中將其引致I/O口外接D/A即可產(chǎn)生變化的電壓值（波形），這里通過LED是為了看結(jié)果直觀。Reset為sw7，reset為1時DDS停止工作，并把相應(yīng)寄存器置零，具體見代碼。Sw6，sw5用于輸出波形周期選擇，為00時一直輸出波形，為01,10,11時分別輸出1，2，3個周期波形。Sw4到sw0為相位步進量（頻率控制字），對應(yīng)于1hz到31hz。&