1、數(shù)字電子技術(shù)基礎(chǔ)論文基于從上到下的集成電路的 EDA 技術(shù)目錄1.EDA技術(shù)概述32.EDA技術(shù)的發(fā)展歷程33.EDA技術(shù)的主要內(nèi)容44.傳統(tǒng)集成電路設(shè)計和EDA設(shè)計44.1傳統(tǒng)的集成電路設(shè)計方法44.2 EDA技術(shù)設(shè)計方法45.基于現(xiàn)代電子的設(shè)計流程介紹EDA技術(shù)65.1大規(guī)模可編程器件65.1.1 簡單可編程邏輯器件75.1.2 復(fù)雜可編程器件851.3 現(xiàn)場可編程門陣列 FPGA95.1.4 FPGA和CPLD結(jié)構(gòu)特點(diǎn)比較105.2 EDA的硬件描述描述語言（HDL）115.2.1 ABELHDL 語言115.2.2 Verilog HDL115.2.3 AHDL125.2.4 VHDL

2、125.3 EDA 軟件125.31常用的電路圖仿真軟件有以下三種。125.32仿真軟件135.3.3片上系統(tǒng)開發(fā)軟件136. PLD和FPGA封裝技術(shù)以及片上文字信息分析1461 CPLD和FPGA的封裝介紹146.2 常用 CPLD/FPGA的標(biāo)識含義157FPGA發(fā)展給摩爾定律帶來的挑戰(zhàn)17感想：17參考文獻(xiàn)：18 1.EDA技術(shù)概述EDA是電子設(shè)計自動化(Electronic Design Automation)的縮寫。該技術(shù)基于計算機(jī)輔助設(shè)計，是應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、信息處理技術(shù)、智能化技術(shù)等多種技術(shù)發(fā)展到一定階段的產(chǎn)物。EDA技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計載體，以硬件描述語

3、言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件完成。是一門用軟件方式設(shè)計電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真，完成對于特定目標(biāo)芯片的適配編澤、邏輯映射、編程下載等，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒男录夹g(shù)。EDA是現(xiàn)代電子設(shè)計技術(shù)的核心，在現(xiàn)代集成電路設(shè)計中占據(jù)非常重要地位。而FPGA(Field Programmable Gate Array 現(xiàn)場可編程門陣列)作為可編程邏輯器件的典型代表，它的出現(xiàn)及日益完善適應(yīng)了當(dāng)今時代的數(shù)字化發(fā)展浪潮。2.EDA技術(shù)的發(fā)展歷程EDA

4、技術(shù)是伴隨著計算機(jī)、集成電路、電子系統(tǒng)的設(shè)計發(fā)展起來的，大致可以分為三個發(fā)展階段。20世紀(jì)70年代的CAD(計算機(jī)輔助設(shè)計)階段：這一階段的主要特征是利用計算機(jī)輔助進(jìn)行電路原理編輯，PCB布局布線。使得設(shè)計師從傳統(tǒng)高度重復(fù)繁雜的繪圖勞動中解脫出來。20世紀(jì)80年代的CAE(計算機(jī)輔助工程設(shè)計)階段：這一階段的主要特征是以邏輯摸擬定時分析、故障仿真、自動布局布線為核心，重點(diǎn)解決電路設(shè)計的功能檢測等問題，使設(shè)計能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能。20世紀(jì)90年代是EDA(電子設(shè)計自動化)階段：這一階段的主要特征是以高級描述語言、系統(tǒng)級仿真和綜合技術(shù)為特點(diǎn)，采用“自頂向下”的設(shè)計理念將設(shè)計前期的許

5、多高層次設(shè)計由EDA工具來完成。支持硬件描述語言的EDA工具的出現(xiàn)使復(fù)雜數(shù)字系統(tǒng)設(shè)計自動化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進(jìn)行該數(shù)字系統(tǒng)的芯片設(shè)計與制造。EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面：1.使電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；2.在仿真和設(shè)計兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出；3.電子技術(shù)全方位納入EDA領(lǐng)域；4EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容。3.EDA技術(shù)的主要內(nèi)容EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計技術(shù)、ASIC技術(shù)、自動測試

6、技術(shù)等，在計算機(jī)輔助工程方向融合了計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）、計算機(jī)輔助工程（CAE）技術(shù)、以及多種計算機(jī)語言的設(shè)計概念。而在現(xiàn)代電子學(xué)方面，EDA則容納了更多內(nèi)容，如電子線路設(shè)計理論，數(shù)字信號處理技術(shù)，數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)，以及基于微波技術(shù)的長線技術(shù)理論等。4.傳統(tǒng)集成電路設(shè)計和EDA設(shè)計4.1傳統(tǒng)的集成電路設(shè)計方法傳統(tǒng)的集成電路設(shè)計方法是指20世紀(jì)50-60年代的手工設(shè)計時代。傳統(tǒng)的集成電路設(shè)計方法的基本步驟是1. 根據(jù)設(shè)計要求劃分功能模塊；2. 確定輸入和輸出的關(guān)系，畫出真值表，寫出邏輯表達(dá)式；3. 利用公式或卡諾圖進(jìn)行人工化簡；4.

7、根據(jù)化簡后的邏輯表達(dá)式畫出電路原理圖；5. 在面包板上進(jìn)行實(shí)驗，驗證電路的正確性；6. 若無錯誤，再在透明薄膜上用貼圖符號貼PCB圖；7. 檢查后送制板廠制板；8. 對PCB板進(jìn)行安裝、調(diào)試，若有大的錯誤，修改設(shè)計，重復(fù)以上過程，重新制板。傳統(tǒng)集成電路設(shè)計方法的特點(diǎn)是采用自下而上（Bottom Up）的設(shè)計方法，采用通用型邏輯器件搭積木式的方式，在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試，主要設(shè)計文件是電路原理圖。4.2 EDA技術(shù)設(shè)計方法EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真

8、過程，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。現(xiàn)代的數(shù)字系統(tǒng)設(shè)計采用PLD，利用EDA開發(fā)工具，通過芯片設(shè)計來實(shí)現(xiàn)系統(tǒng)功能。普遍使用自頂向下(TopDown)的設(shè)計方法，這里的“頂”就是指系統(tǒng)的功能；“向下”就是指將系統(tǒng)由大到小、由粗到精進(jìn)行分解，直至可用基本模塊實(shí)現(xiàn)。EAD的層次化設(shè)計理念，從整個系統(tǒng)功能出發(fā)，按一定原則將系統(tǒng)進(jìn)行逐層分解。系統(tǒng)設(shè)計分解過程與結(jié)構(gòu)如圖 1 所示。由圖可見，在這樣的圖形結(jié)構(gòu)中包括兩種基本結(jié)構(gòu)，一種是表示模塊之間連接的“結(jié)構(gòu)描述”，另一種表示模塊性能的性能描述。首先給出系統(tǒng)功能描述，然后再進(jìn)行功能分解，逐層設(shè)計。圖1 系統(tǒng)層次化設(shè)計 自頂向下

9、設(shè)計方法的一般過程大致上可以分為四步：1明確系統(tǒng)功能：對要設(shè)計的系統(tǒng)的任務(wù)、要求、原理以及使用環(huán)境等進(jìn)行充分調(diào)研，進(jìn)而明確設(shè)計目標(biāo)，確定系統(tǒng)功能。2.確定總體方案：明確了設(shè)計目標(biāo)、確定系統(tǒng)功能之后，接下來要做的工作就是根據(jù)系統(tǒng)功能確定出系統(tǒng)設(shè)計的總體方案。3.系統(tǒng)具體實(shí)現(xiàn)：系統(tǒng)方案確定以后再從結(jié)構(gòu)上對系統(tǒng)進(jìn)行邏輯劃分，導(dǎo)出系統(tǒng)的結(jié)構(gòu)框圖。一般把系統(tǒng)從邏輯上劃分為數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)兩部分。然后，再將各自劃分為多個子系統(tǒng)模塊，各模塊的輸入、輸出信號要明確。這些子系統(tǒng)就可以依據(jù)基礎(chǔ)的數(shù)字設(shè)計確定具體電路實(shí)現(xiàn)。 4.系統(tǒng)仿真實(shí)現(xiàn)：系統(tǒng)設(shè)計完成之后，最好先采用EDA軟件對所設(shè)計的系統(tǒng)進(jìn)行仿真后再用具

10、體器件搭電路以保證系統(tǒng)設(shè)計的正確性和可靠性。電路實(shí)現(xiàn)時，一般按自底向上的順序進(jìn)行。嚴(yán)格地講，現(xiàn)代數(shù)字系統(tǒng)的完整設(shè)計過程應(yīng)該是“自頂向下設(shè)計，自底向上集成”。5.基于現(xiàn)代電子的設(shè)計流程介紹EDA技術(shù)5.1大規(guī)模可編程器件大規(guī)模可編程邏輯器件PLD（Programmable Logic Devices）是EDA得以實(shí)現(xiàn)的硬件基礎(chǔ)。利用PLD，通過編程,可靈活方便地構(gòu)建和修改數(shù)字電子系統(tǒng)。PLD是數(shù)字集成系統(tǒng)邏輯器件,是數(shù)字集成電路的半成品, 在其芯片上按一定排列方式集成了大量的門和觸發(fā)器等基本邏輯元件, 使用者可利用某種開發(fā)工具對其進(jìn)行加工, 即按設(shè)計要求將這些片內(nèi)的元件連接起來, 使之完成某個邏

11、輯電路或系統(tǒng)的功能, 成為一個可在實(shí)際電子系統(tǒng)中使用的專用集成電路。目前，PLD 尚無統(tǒng)一和嚴(yán)格的分類標(biāo)準(zhǔn)，主要有以下幾種分類方法。1.按集成密度分類PLD 按集成密度上可分為低密度可編程邏輯器件 LDPLD 和高密度可編程邏輯器件HDPLD 兩類，如下圖 3 所示。圖3 可編程邏輯器件分類2.按編程方式分類PLD的編程方式可分為一次性編程 OTP 器件和多次編程 MTP 器件。3.根據(jù)各編程元件的結(jié)構(gòu)及編程方式分類 采用一次性編程的熔絲（Fuse）或反熔絲（Antifuse）元件的 PLD，如 PROM、PAL和 EPLD 等。采用紫外線擦出、電可編程元件，即采用 EPROM 、UVCMOS

12、 工藝的多次可編程器件。采用電擦出、電可編程元件。其中一種是采用 E2PROM 工藝結(jié)構(gòu)的 PLD；另一種是采用快閃存儲存元件結(jié)構(gòu)的可多次編程器件。基于查找表的 LUT（Look-Up Table）技術(shù)、SRAM 工藝的 FPGA。當(dāng)前PLD主要向兩個方向發(fā)展:CPLD和FPGA。而隨著近年來半導(dǎo)體技術(shù)的飛速發(fā)展, 現(xiàn)代高密度現(xiàn)場可編程邏輯器件FPGA,其設(shè)計性能及性價比已能夠與掩膜ASIC抗衡。 5.1.1 簡單可編程邏輯器件 簡單可編程邏輯器件有PROM、PLA、PAL、GAL。PROM：與陣列固定，或陣列可編程的邏輯器件，最主要特征是只允許數(shù)據(jù)寫入一次，如果數(shù)據(jù)輸入錯誤只能報廢。PLA：

13、 與或陣列均可編程，在可編程邏輯器件中，它的靈活性最高。由于它具有與或陣列均能編程的特點(diǎn)，在實(shí)現(xiàn)函數(shù)時，只需形成所需的乘積項，使這列規(guī)模比輸入數(shù)相同的與陣列固定、或陣列可編程的PROM小得多。但是目前PLA的編程缺少高質(zhì)量的支持軟件和編程工具，且器件價格偏高，門的利用率不高，因而未得到廣泛應(yīng)用。PAL、GAL：與陣列可編程，或陣列固定的代表器件。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出 。PAL和GAL門陣列結(jié)構(gòu)把PROM器件的成本低、速度高、編程容易以及PLA器件的靈活性等優(yōu)點(diǎn)結(jié)合在一起，成為早起實(shí)現(xiàn)可編程ASIC的主要器件5.1.2 復(fù)雜可編程器件復(fù)雜可編程邏輯器件的兩種主要類型是現(xiàn)場可編程

14、門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA。 1. EPLD 和 CPLD 的基本結(jié)構(gòu)EPLD、CPLD 是從 PLA、GAL發(fā)展起來的陣列型高密度 PLD 器件，具有高密度、高速度和低功耗等特點(diǎn)。由可編程邏輯單元、可編程 I/O 單元和可編程內(nèi)部連線 3 部分組成，如圖4所示 圖4 EPLD 和 CPLD 基本結(jié)構(gòu) 1.可編程邏輯宏單元邏輯宏單元內(nèi)部主要包括與或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立地

15、配置為時序或組合工作方式。EPLD 器件與 GAL 器件相似，其邏輯宏單元與 I/O 做在一起，稱為輸出邏輯宏單元，但其宏單元及與陣列數(shù)目比 GAL 大得多。 CPLD 器件的宏單元在內(nèi)部，稱為內(nèi)部邏輯宏單元。EPLD、CPLD 除了密度高之外，許多優(yōu)點(diǎn)都反映在邏輯宏單元上：多觸發(fā)器結(jié)構(gòu)和“隱埋”觸發(fā)器結(jié)構(gòu)。GAL 器件每個輸出宏單元只有一個觸發(fā)器，而 EPLD 和 CPLD 的宏單元內(nèi)通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的時序電路。這些不與輸出端相連的觸發(fā)器就稱為“隱

16、埋”觸發(fā)器。這種結(jié)構(gòu)對于引腳數(shù)有限的 EPLD 和 CPLD 器件來說，可以增加觸發(fā)器數(shù)目，即增加其內(nèi)部資源。乘積項共享結(jié)構(gòu)。乘積項共享結(jié)構(gòu)提高了資源利用率，可以實(shí)現(xiàn)快速復(fù)雜的邏輯函數(shù)。異步時鐘和時鐘選擇。一般 GAL 器件只能實(shí)現(xiàn)同步時序電路，在 EPLD 和 CPLD 器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡(luò)進(jìn)行選擇。此外，邏輯宏單元內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項進(jìn)行控制，因而使用更加靈活。2.可編程 I/O 單元輸入/輸出單元簡稱 I/O 單元(或 IOC)，它是內(nèi)部信號到 I/O 引腳的接口部分。由于陣列型 HDPLD 通常只有

17、少數(shù)幾個專用輸入端，大部分端口均為 I/O 端，而且系統(tǒng)的輸入信號常常需要鎖存，因此 I/O 常作為一個獨(dú)立單元來處理。3. 可編程連線陣列可編程連線陣列的作用是在各邏輯宏單元之間以及邏輯宏單元和 I/O 單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自專用輸入或輸入端的信號，并將宏單元的信號反饋到其需要到達(dá)的目的地。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計。51.3 現(xiàn)場可編程門陣列 FPGA1.FPGA 基本結(jié)構(gòu)如圖 5所示圖5 FPGA 基本結(jié)構(gòu)其結(jié)構(gòu)包含以下幾個方面： （1）可編程邏輯功能塊（CLB）：多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)

18、，分布于整個芯片。（2）可編程輸入/輸出塊(IOB):完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周。（3）可編程內(nèi)部互連資源(IR):包括各種長度的連線線段和一些可編程連接開關(guān)。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實(shí)現(xiàn)所需的邏輯功能。2.FPGA 可編程的內(nèi)部連線資源(1) 在 FPGA 中，大量的連線資源是通過可編程開關(guān)矩陣實(shí)現(xiàn)互連的。(2) 連線按相對長度分為單長度線、雙長度線和長線。這里的長度是指連線跨越 CLB 的個數(shù)。其內(nèi)部連線資源圖如圖 6所示圖6 FPGA 內(nèi)部連線資源5.1.4 FPGA和CPLD結(jié)構(gòu)特點(diǎn)比較盡管FPGA和CPLD都是可編程

19、ASIC器件，有很多共同特點(diǎn)，但由于CPLD和FPGA結(jié)構(gòu)上的差異，具有各自的特點(diǎn):CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序邏輯。換句話說，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程;FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。FPGA的集成度比CPLD高，具有更復(fù)雜的布線結(jié)構(gòu)和

20、邏輯實(shí)現(xiàn)。CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復(fù)雜。CPLD的速度比FPGA快，并且具有較大的時間可預(yù)測性。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。在編程方式上：CPLD主要是基于E2PROM或FLASH存儲器編程，編程次數(shù)可達(dá)1萬次，優(yōu)點(diǎn)是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時丟失，每次上電時

21、，需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點(diǎn)是可以編程任意次，可在工作中快速編程，從而實(shí)現(xiàn)板級和系統(tǒng)級的動態(tài)配置。CPLD保密性好，F(xiàn)PGA保密性差。一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。5.2 EDA的硬件描述描述語言（HDL）HDL 是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計。隨著研究的深入，利用硬件描述語言進(jìn)行模擬電子系統(tǒng)設(shè)計或混合電子系統(tǒng)設(shè)計，也正在探索中。任何一種 EDA工具，都需要一種硬件描述語言作為 EDA 工具的工作語言。在我國比較有影響的硬件描述語言有：ABELHD語言、Verilog HD

22、L 語言、AHDL 語言和 VHDL 語言。5.2.1 ABELHDL 語言這是一種早期的硬件描述語言。在可編程邏輯器件的設(shè)計中，可方便準(zhǔn)確的描述所設(shè)計的電路邏輯功能。支持邏輯電路的多種表達(dá)形式，其中包括邏輯方程，真值表和狀態(tài)圖。5.2.2 Verilog HDLVerilog HDL 是在C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，后來 Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 1364-1995。Verilog HDL 的最大特點(diǎn)就是易學(xué)易用。5.2.3 AHDLAHDL 是一種模塊化的高級語言，完全集成于 MAX+ plusII 或者 QuartusI

23、I 系統(tǒng)之中，特別適于描述復(fù)雜的組合邏輯、組運(yùn)算、狀態(tài)機(jī)、真值表和參數(shù)化邏輯。設(shè)計者可以方便地應(yīng)用 MAX+plusII 或 QuartusII 對 AHDL 進(jìn)行文本編輯、編譯、調(diào)試等工作，尤其是在消息處理器中對錯誤自動定位的功能使調(diào)試十分方便。它的缺點(diǎn)是移植性不好，通常只用于 ALTERA 公司自己的開發(fā)系統(tǒng)。5.2.4 VHDLVHDL 語言即超高速集成電路硬件描述語言。該語言設(shè)計技術(shù)齊全、方法靈活、可與制作工藝無關(guān)、編程易于共享，所以成為硬件描述語言的主流，成為標(biāo)準(zhǔn)硬件描述語言。目前， VHDL 語言已成為 FPGACPLD 編程最常用的工具。VHDL 作為 EDA 的重要組成都分，提

24、供了借助計算機(jī)進(jìn)行數(shù)字系統(tǒng)設(shè)計的一種很好的手段。 VHDL 標(biāo)準(zhǔn)，規(guī)范， 語法較為嚴(yán)格，采用 VHDL 的設(shè)計便于重復(fù)利用交流， VHDL所具有的類屬描述語句和子程序調(diào)用等功能，使設(shè)計者對完成的設(shè)計，不必改變源程序，只需改變類屬參數(shù)或函數(shù)，就可改變設(shè)計的規(guī)模和結(jié)構(gòu)。5.3 EDA 軟件EDA 軟件在 EDA 技術(shù)應(yīng)用中占據(jù)極其重要的地位，EDA 的核心是利用計算機(jī)實(shí)現(xiàn)電路設(shè)計的自動化,因此基于計算機(jī)環(huán)境下的 EDA 工具軟件的支持足必不可少的。EDA 軟件品種繁多，大致可分為三大類。第一類是電路圖設(shè)計軟件，主要完成電路原理圖的繪制和印制電路版圖的繪制。第二類是電子電路仿真軟件，主要完成電子電路

25、和系統(tǒng)的仿真。第三類是片上系統(tǒng)開發(fā)軟件，主要完成復(fù)雜電子系統(tǒng)的設(shè)計、仿真、編譯和下載，在單芯片上實(shí)現(xiàn)電子系統(tǒng)。5.31常用的電路圖仿真軟件有以下三種。（1）Protel:Protel系列軟件是澳大利亞 Altium 的產(chǎn)品，早期的版本用于設(shè)計 PCB。后來增加了繪制電路原理圖的功能，直至增加了電路仿真功能和可編程器件開發(fā)功能。（2）OrCAD:OrCAD包括 OrCAD Capture 電路原理圖輸入模塊、A/D PSpice 電路原理圖仿真模塊、OrCAD Layout PC 設(shè)計模塊和 PLD 設(shè)計模塊。設(shè)計者在屏幕上繪制電路圖，設(shè)置電路元件、器件的參數(shù)，生成電路中各種激勵信號源，生成多種

26、格式要求的電連接網(wǎng)表，運(yùn)行 PSpice軟件，將分析結(jié)果用圖形顯示出來。（3）EDA 2002:EDA 2002主要用于電器圖、電路原理圖、印制電路板的計算機(jī)輔助仿真設(shè)計。EDA 2002 采用一體化，制板設(shè)計，輸出，布局布線，設(shè)計優(yōu)化，設(shè)計校驗；建立元件庫，建立封裝庫等功能。該軟件有先進(jìn)的管理器，可以管理各類文件。 5.32仿真軟件常用的仿真軟件有以下 4 種。（1）Tina Pro:Tina Pro能對較為復(fù)雜的模擬電路、數(shù)字電路和模數(shù)式混合電子電路進(jìn)行仿真的軟件,為用戶提供了超過了兩萬個元器件和多種信號源及十多種測試儀器的元器件庫。在構(gòu)建電路時，不需要添加測試儀器，只需要標(biāo)出測試點(diǎn)，就可

27、以進(jìn)行分析，分析結(jié)果可展現(xiàn)在相關(guān)圖表中或保存到相關(guān)文檔中。(2)EWB和multisimEWB(Electronics WorkBench)提供了上萬種元、器件和七中測試儀器，設(shè)計者可以從中選取所需的元件和儀器，在電路圖編輯器中快速地創(chuàng)建電路，并通過十多種不同的分析模式對不同的電路進(jìn)行分析仿真，從而分析所設(shè)計電路的性能指標(biāo)。 multisim 是 EWB的升級版，它繼承了 EWB 的優(yōu)點(diǎn)，同時在功能和操作上進(jìn)行了較大規(guī)模的改動，擴(kuò)充了器件庫中器件的數(shù)量，增加了測試儀器重復(fù)使用性，增加了電路仿真分析功能。(3) Pspice：PSpice 是由 Spice 發(fā)展而來的通用電路分析程序。 它能運(yùn)行

28、模擬電路分析、數(shù)字電路分析和模擬數(shù)字混合電路分析。Spice 可以用眾多元、器件構(gòu)成電路，這些元、器件以符號、模型和封裝 3 種分別存放在擴(kuò)展名為 slb、lib 和 plb 三種類型的庫文件中。slb 庫中的元、器件用于繪制電路圖；lib中的元、器件模型用于電路仿真分析；plb 中的元、器件封裝形式用于繪制印制電路板的版圖.(4) System View：System View 提供并開發(fā)電子系統(tǒng)的模擬和數(shù)字工具、核心庫和擴(kuò)展功能的特殊應(yīng)用庫。設(shè)計者通過構(gòu)建框圖的形式組成系統(tǒng)，設(shè)置參數(shù)，進(jìn)行仿真。其主要功能有：動態(tài)系統(tǒng)仿真、通信系統(tǒng)仿真、離散系統(tǒng)的 Z 域分析、連續(xù)系統(tǒng)的Laplace 域分

29、析、模擬和數(shù)字濾波器設(shè)計、信號頻譜和功率譜分析等。5.3.3片上系統(tǒng)開發(fā)軟件常用的片上系統(tǒng)開發(fā)軟件有以下 3 種。（1）QuartusII ：QuartusII是 MUX+PLUSII 開發(fā)軟件的升級換代產(chǎn)品，它可以開發(fā)從普通的邏輯電路到智能化的電子系統(tǒng)。用戶可通過原理圖輸入方式和語言輸入方式來表達(dá)設(shè)計要求和組成系統(tǒng)；具有文件編譯、功能仿真、硬件配置、程序下載、嵌入分析等功能；（2）TCAD：TCAD包括原理圖設(shè)計工具 Scholar、仿真工具 Smartpice、版圖設(shè)計 Expert、DRC 檢查 Savage、網(wǎng)表提取工具 Maveric、原理圖與版圖對照工具 Guardian -LVS

30、。（3）ZeniEDA System ：ZeniEDA System 系統(tǒng)是IC 設(shè)計產(chǎn)品，其工具集包括 ZeniSE(Schematic Editor)原理編輯器、ZeniPDT(physical design tool)版圖編輯工具、 ZeniVERI(physical Design Verification Tools)版圖驗證工具、 ZeniPE(Parasitic Parameter Extraction)寄生參數(shù)提取和 ZeniVDE(Visual HDL Design Environment)可視化 HDL 設(shè)計環(huán)境。6. PLD和FPGA封裝技術(shù)以及片上文字信息分析61 CPL

31、D和FPGA的封裝介紹封裝最初的定義是：保護(hù)電路芯片免受周圍環(huán)境的影響（包括物理、化學(xué)的影響）。所以，在最初的微電子封裝中，是用金屬罐 ( metal can) 作為外殼，用與外界完全隔離的、氣密的方法，來保護(hù)脆弱的電子元件。但是，隨著集成電路技術(shù)的發(fā)展，尤其是芯片鈍化層技術(shù)的不斷改進(jìn)，封裝的功能也在慢慢異化。通常認(rèn)為，封裝主要有四大功能，即功率分配、信號分配、散熱及包裝保護(hù)。它的作用是從集成電路器件到系統(tǒng)之間的連接，包括電學(xué)連接和物理連接。目前，集成電路芯片的I/O線越來越多，它們的電源供應(yīng)和信號傳送都是要通過封裝來實(shí)現(xiàn)與系統(tǒng)的連接；芯片的速度越來越快，功率也越來越大，使得芯片的散熱問題日趨

32、嚴(yán)重；由于芯片鈍化層質(zhì)量的提高，封裝用以保護(hù)電路功能的作用其重要性正在下降。 電子封裝的類型很復(fù)雜。從使用的包裝材料來分，我們可以將封裝劃分為金屬封裝、陶瓷封裝和塑料封裝；從成型工藝來分，我們又可以將封裝劃分為預(yù)成型封裝(pre-mold)和后成型封裝（post-mold）；至于從封裝外型來講，則有SIP(single in-line pack age)、DIP(dual in-line package)、PLCC(plastic-leaded chip carrier)、PQFP(plastic quad flat pack)、SOP(small-outline package)、TSOP(

33、thin small-outline pa ckage)、PPGA(plastic pingrid array)、PBGA(plastic ball grid array)、CSP (chip scale package)等等；若按第一級連接到第二級連接的方式來分，則可以劃分為PTH (pin-through-hole)和SMT（surface-mount-technology）二大類，即通常所稱的插孔 式（或通孔式）和表面貼裝式。 DIP封裝的管腳從封裝體的兩端直線式引出。DIP的外形通常是長方形的，管腳從長的一邊伸出。絕大部分的DIP是通孔式，但亦可是表面貼裝式。對DIP來說，其管腳數(shù)通常

34、在8至64（8、14、16、18、20、22、24、28、40、48、52和64）之間，其中，24至40管腳數(shù)的器件最常用于邏輯器件和處理器，而14至20管腳的多用于記憶器件，主要取決于記憶體的尺寸和外形。當(dāng)器件的管腳數(shù)超過48時，DIP結(jié)構(gòu)變得不實(shí)用并且浪費(fèi)電路板空間。稱為芯片載體(chip carrier)或quad的封裝，四邊都有管腳，對高引腳數(shù)器件來說，是較好的選擇。之所以稱之為芯片載體，可能是由于早期為保護(hù)多引腳封裝的四邊引腳，絕大多數(shù)模塊是封裝在預(yù)成型載體中。而后成型技術(shù)的進(jìn)步及塑料封裝可靠性的提高，已使高引腳數(shù)四邊封裝成為常規(guī)封裝技術(shù)。其它一些縮寫字可以區(qū)分是否有引腳或焊盤的互連

35、，或是塑料封裝還是陶瓷封裝體。諸如LLC(lead chip carrier)，LLCC(leadless chip carrier)用于區(qū)分管腳類型。PLCC(plastic leaded chip carrier)是最常見的四邊封裝。PLCC的管腳間距是0.050英寸，與DIP相比，其優(yōu)勢是顯而易見的。PLCC的引腳數(shù)通常在20至84之間（20、28、32、44、52、68和84）。6.2 常用 CPLD/FPGA的標(biāo)識含義CPLD/FPGA 生產(chǎn)廠家多，系列、品種更多，各生產(chǎn)廠家命名、分類不一，給 CPLD/FPGA的應(yīng)用帶來了一定的困難， 但其標(biāo)識也是有一定的規(guī)律的。下面對常用 CPL

36、D/FPGA 標(biāo)識進(jìn)行說明。1. CPLD/FPGA標(biāo)識概說CPLD/FPGA產(chǎn)品上的標(biāo)識大概可分為以下幾類：（1）用于說明生產(chǎn)廠家的，如：ALTERA，Lattice，Xilinx 是其公司名稱。（2）注冊商標(biāo)，如：MAX 是為 ALTERA 公司其 CPLD 產(chǎn)品 MAX 系列注冊的商標(biāo)。（3）產(chǎn)品型號，如 EPM7128SLC84-15，是 ALTERA 公司的一種 CPLD（EPLD）的型號，是需要重點(diǎn)掌握的。（4）產(chǎn)品序列號，是說明產(chǎn)品生產(chǎn)過程中的編號， 是產(chǎn)品身份的標(biāo)志，相當(dāng)于人的身份證。（5）產(chǎn)地與其它說明，由于跨國公司跨國經(jīng)營，世界日益全球化，有些產(chǎn)品還有產(chǎn)地說明，如：made

37、 in China（中國制造）。2. CPLD/FPGA 產(chǎn)品型號標(biāo)識組成CPLD/FPGA 產(chǎn)品型號標(biāo)識通常由以下幾部分組成：（1）產(chǎn)品系列代碼：如 ALTERA 公司的 FLEX 器件系列代碼為 EPF。（2）品種代碼：如 ALTERA 公司的 FLEX10K，10K 即是其品種代碼。（3）特征代碼：也即集成度，CPLD 產(chǎn)品一般以邏輯宏單元數(shù)描述，而 FPGA 一般以有效邏輯門來描述。如 ALTERA 公司的 EPF10K10 中后一個 10，代表典型產(chǎn)品集成度是 10K。要注意有效門與可用門不同。（4）封裝代碼：如 ALTERA 公司的 EPM7128SLC84 中的 LC，表示采用

38、PLCC 封裝（Plastic Leaded Chip Carrier，塑料方形扁平封裝）。 PLD 封裝除 PLCC 外，還有 BGA （Ball Grid Array，球形網(wǎng)列）、 C/JLCC(Ceramic /J-leaded Chip Carrier,)、 C/M/P/TQFP （Ceramic/Metal/Plastic/Thin Quard Flat Package）、 PDIP/DIP（Plastic Double In line Package）、PGA(Ceramic Pin Grid Array)等多以其縮寫來描述，但要注意各公司稍有差別，如 PLCC， ATERA 公司

39、用 LC 描述， Xilinx公司用 PC 描述,Lattice 公司用 J 來描述。（5）參數(shù)說明：如ALTERA 公司的EPM7128SLC84 中的LC84-15，84 代表有 84 個引腳，15代表速度等級為15ns。但有的產(chǎn)品直接用系統(tǒng)頻率來表示速度，如 ispLSI1016-60，60代表最大頻率 60MHz。（6）改進(jìn)型描述：一般產(chǎn)品設(shè)計都在后續(xù)進(jìn)行改進(jìn)設(shè)計，改進(jìn)設(shè)計型號一般在原型號后用字母表示，如 A、B、C 等按先后順序編號，有些不從 A、B、C 按先后順序編號，則有特定的含義，如 D 表示低成本型（Down）、 E 表示增強(qiáng)（Ehanced)、 L 表示低功耗型（Low）、

40、H 表示高引腳型（High）、X 表示擴(kuò)展型（eXtended）等。（7）適用的環(huán)境等級描述：一般在型號最后以字母描述，C（Commercial）表示商用級（0攝氏度至 85 攝氏度）， I （Industrial）表示工業(yè)級（-40 攝氏度至 100 攝氏度）， M （Material）表示軍工級（-55 攝氏度至 125 攝氏度）。我們拿一FPGA芯片舉例如下： 圖6如上圖FPGA芯片，左上角XILINX文字為設(shè)計生產(chǎn)該芯片的公司名稱，KINTEX-7為芯片型號，Kintex-7 系列是賽靈思公司一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實(shí)現(xiàn)與其相當(dāng)性能，性價比提高了一倍，功耗降低了一半。下邊文字為此芯片的具體型號等，最下方TAIWAN為芯片的產(chǎn)地。7FPGA發(fā)展給摩爾定律帶來的挑戰(zhàn)在文章的結(jié)尾，我們討論一下關(guān)于有關(guān)摩爾定律的某些問題。電子器件的發(fā)展過程同樣遵循著摩爾定律，即：邏輯容量提高一倍