1、1、verilog語(yǔ)法1、語(yǔ)法沒(méi)錯(cuò)，我們就是拿照貓畫(huà)虎,下面是一個(gè)“老虎”的模型。我們一個(gè)個(gè)看他跟“貓”不一樣的地方module nand(input in1,input in2,output out);wire tmp;assign tmp = in1assign out = tmp;endmodule模塊定義跟c語(yǔ)言的函數(shù)很相像吧1、模塊必需用法“module”關(guān)鍵字，他也沒(méi)有返回值。2、模塊沒(méi)有beginmodule，惟獨(dú)endmodule3、模塊對(duì)外接口有input，output，inout，但為了入門(mén)著想，只談input和output模塊內(nèi)部還有個(gè)中間變量耶，是不是看見(jiàn)了tmp就有很

2、認(rèn)識(shí)的感覺(jué)了。沒(méi)錯(cuò)，他就是中間“變量”，在硬件上他就是一根導(dǎo)線，wire望文生義即可。看見(jiàn)了“=”就應(yīng)當(dāng)猜到這是賦值語(yǔ)句了，沒(méi)錯(cuò)，但verilog的語(yǔ)法要求前面必需有個(gè)苦b的assign關(guān)鍵字至于“&”和“”這2個(gè)運(yùn)算符號(hào)，就不講了吧，c語(yǔ)法搞不清的兄弟，對(duì)不住了有人會(huì)說(shuō)，你這“變量”到底是int還是long還是flot抑或double呢？好了，咱繼續(xù)照貓畫(huà)虎，不過(guò)老虎究竟跟貓是不一樣的，比如老虎會(huì)虎嘯，貓只會(huì)喵喵。wire7:0 tmp;這一下子把tmp從一根線，擴(kuò)展成了8根線，覺(jué)得是7根線的自己去看c語(yǔ)言課本去。好了，我們要虎嘯了，同時(shí)喵喵幾下，對(duì)照著看wire7:0 tmp;wire3:

3、0 high;assign high = tmp7:4; /虎嘯的veriloghigh = tmp硬件就是硬件，可以任意飛線，你甚至可以把tmp里面的bit6，bit3，bit1，bit7組成一個(gè)nibble不知道nibble沒(méi)關(guān)系，它就是half byte的assign high = tmp6,tmp3,tmp1,tmp7; /虎嘯的veriloghigh = (tmp & 0x40) ? 0x08 : 0; /喵喵的c語(yǔ)言high |= (tmp & 0x08) ? 0x04 : 0; /喵喵的c語(yǔ)言high |= (tmp & 0x02) ? 0x02 : 0; /喵喵的c語(yǔ)言high

4、 |= (tmp & 0x80) ? 0x01 : 0; /喵喵的c語(yǔ)言這下知道喵喵跟虎嘯的差距了吧，c語(yǔ)言，把如貓?zhí)硪?表達(dá)式都用上了，還是4行代碼才表達(dá)出自己的意圖。固然，verilog也有他的?表達(dá)式，那用上了，就真的是如虎添翼了c語(yǔ)言的switch/case語(yǔ)句switch(tmp)case 1:high =1;break;case 3:high =5;break;case 5:high =2;break;case 9:high =1;break;default:high =11;verilog的case語(yǔ)句case(tmp)1: high =1;2: high =5;3: high

5、=1;4: high =1;default: high = 1;發(fā)覺(jué)了沒(méi)，首先打字要少敲無(wú)數(shù)case了吧，case已經(jīng)升級(jí)當(dāng)主管了，小羅羅們挺直跟這冒號(hào)就可以了。精心的文藝青年，應(yīng)當(dāng)發(fā)覺(jué)了一個(gè)大隱秘，那個(gè)四處張揚(yáng)，處處留種的break竟然不見(jiàn)了。verilog不需要break了，它默認(rèn)每個(gè)語(yǔ)句自動(dòng)break，這時(shí)有人又不安，那我有2個(gè)語(yǔ)句咋辦？問(wèn)得好，又有2個(gè)keyword要粉末登場(chǎng)了，begin/end學(xué)會(huì)pascal語(yǔ)言的伴侶，絕對(duì)認(rèn)得他倆，在c語(yǔ)言中被和所替代verilog原來(lái)也想用和的，究竟寫(xiě)代碼是要敲鍵盤(pán)的，能少敲誰(shuí)也不肯意多敲。惋惜和被用掉了，用在了哪里？到上面找去，case(tm

6、p)1,2,3,4:beginhigh =1;high1 =3;high8 =9;enddefault:high = 1;這個(gè)排版，是不是又點(diǎn)更像c語(yǔ)言的風(fēng)格了你大概已經(jīng)看到了，c語(yǔ)言中多個(gè)case項(xiàng)公用一段代碼的狀況，在verilog里面也有，而且更tmd的簡(jiǎn)潔if/else語(yǔ)句就不講了，這方面貓和老虎太像了，照貓畫(huà)虎就八九不離十了。好了，下面有個(gè)用得十分多的always語(yǔ)句always(tmp1, tmp2)beginout1 = tmp1 tmp2;out2 = tmp1 + tmp2;end又是喵喵和虎嘯的區(qū)分了，c語(yǔ)言的while也是always的意思，但while不如always忠誠(chéng)。c的while語(yǔ)句，是隨著cpu的時(shí)鐘節(jié)奏，一步一步的走，然后loop循環(huán)回歸，直到永久或者有人叫她出臺(tái)（霸王的break或者while條件不滿(mǎn)足了）verilog的always可就忠誠(chéng)多了，只要tmp1和tmp2中的任何一個(gè)變動(dòng)，out1和