1、計算機五大部件：運算器、存儲器、控制器、輸入設備、輸出設備運算器：完成算數和邏輯運算，并將運算的中間結果暫存在運算器存儲器：存放數據和程序控制器：控制、指揮程序和數據的輸入、運行及處理運算結果輸入設備：將人們熟悉的信息形式轉換為機器能識別的信息形式輸出設備：將機器運算結果轉換為人們熟悉的信息形式硬件名詞解釋：寄存器：暫存指令、數據、地址的存儲設備算數邏輯單元（ALU）：完成算數邏輯運算存儲器：存放數據和程序字：一個存儲單元中存放的一串二進制代碼字節：8位二進制代碼字長：字的長度容量：存儲單元個數存儲字長地址：存儲單元的編號CPU：中央處理器，包含控制器和運算器主機：CPU與主存儲器主存：存放數

2、據與程序，可直接與CPU交換信息輔存：總線：連接多個部件的信息傳輸線，各部件共享的傳輸介質數據：兼容：指令流：地址流如何區分存儲器中的指令和數據：執行階段取出的是數據，取址階段取的是指令總線分類：1.片內總線     芯片內部的總線2.系統總線     CPU、IO設備、主存之間的信息傳輸線     2.1 數據總線  傳輸各部件的數據信息，雙向傳遞     2.2 地址總線  指出數據總線上的數據在主存單元的地址或IO設備的地址，單向

3、     2.3 控制總線  發出各種控制信號的傳輸線，雙向3.通信總線     計算機系統之間或與其他系統間的通信     2.1 串行通信  數據在單條1位寬的傳輸線上，一位一位按順序分時傳送     2.2 并行通信  數據在多條并行1位寬的傳輸線上同事傳送總線控制包括判優控制和通信控制，總線控制器統一管理總線的一系列問題1.判優控制  由總線控制器按一定的優先等級順序確定哪個設備能使用總線1.1 鏈式查詢  總線同意信

4、號BG串行地從一個IO接口送到下一個IO接口，若BG到達的IO接口有總線請求就不再往下傳，該借口獲得總線使用權并建立總線忙BS信號。離總線控制器近的設備有最高優先級，只需很少幾根線就能實現總線控制，但對電路故障很敏感，且優先級低的設備很難獲得請求。1.2 計數器定時查詢  總線控制器接到BR送來的總線請求信號后，在總線未被使用的情況下（BS0）內部的計數器開始計數，并通過設備地址線向各設備發出一組地址信號。當某個請求占用總線的設備地址與計數值一致時，便獲得總線使用權。優先次序可以改變，但增加了控制線，控制較為復雜。1.3 獨立請求方式  每臺設備均有一對總線請求線和總線同意

5、線，設備需要使用總線時便發出該設備請求信號，總線控制器內部有一排隊電路，根據優先次序確定響應哪一臺設備請求。響應速度快，優先次序控制靈活，但控制線數量多，總線控制更復雜。選擇題移碼主要用于浮點數中的階碼運算器負責算數運算和邏輯運算EPROM指光擦除可編程的只讀存儲器變址尋址中操作數有效地址等于變址寄存器內容加上形式地址若浮點數用補碼表示，則判斷運算結果是否為規格化數的方法是數符與尾數小數點后第一位數字相異為規格化數外圍設備指除了CPU和內存以外的其他設備中斷向量地址是中斷服務例行程序入口地址的指示器某計算機字長16位，存儲容量是64KB，若按字編址，則尋址范圍是32K發生中斷請求的條件之一是一

6、條指令執行結束機器周期通常采用主存中存取一個指令字的最短時間來規定系統總線中控制線的功能是：提供主存、IO接口設備的控制信號和響應信號一RAM芯片，容量為512*8位，包括電源和接地端，該芯片引出線最小數目是19在微型機系統中，外圍設備通過設備控制器與主板的系統總線相連接CPU中跟蹤指令后繼地址的寄存器是程序計數器某寄存器中的值有時是地址，因此只有計算機的指令才能識別它指令采用跳躍尋址方式可以實現程序的條件轉移或無條件轉移單地址指令中為了完成兩個數的算數運算，除地址碼指明的一個操作書外，另一個數常采用隱含尋址方式在集中式總線仲裁中，獨立請求方式響應時間最快硬布線控制器是一種由門電路和觸發器構成

7、的復雜樹形網絡所形成的邏輯電路主機中能對指令進行譯碼的是：控制器馮諾依曼機工作方式基本特點是：按地址訪問并順序執行指令下面對總線的描述確切完備的概念是：兩種信息源的代碼不能在總線中同時傳送同步信號之所以比異步信號具有較高的傳輸頻率是因為：同步通信用一個公共的時鐘信號進行同步有關Cache的說法正確的是：CPU內外都可設置cache在下面描述PCI總線基本概念中，不正確的表述是：系統中允許只有一條PCI總線總線中地址線的作用是：制定主存單元和IO設備接口電路的選擇地址存儲周期是指：存儲器進行連續寫操作所允許的最短時間間隔機器字長32位，其存儲容量為4MB，若按字編址，其尋址范圍是：0-1MW在關

8、中斷狀態下，不可響應的中斷是：可屏蔽中斷在中斷響應過程中，保護PC的作用是：使中斷返回時能回到斷點處繼續原程序的執行在獨立請求方式下，若有幾個設備，則：有幾個總線請求信號和幾個總線響應信號填空題CPU與主存，輸入輸出接口和系統總線合稱為主機在浮點補碼加減運算中，當運算結果的尾數不是左規和右規形式時，需要進行規格化操作由若干一位加法器構成多位加法器時，進位可采用串行進位法和并行進位法計算機系統中的存儲器分為內存和外存。在CPU執行程序時，將指令存放在IR中指令的編碼將指令分成操作碼、地址碼等字段在微程序控制中，計算機執行一條指令的過程就是依次執行一個確定的微指令序列的過程微指令執行時，產生后續微

9、地址的方法主要有計數器方式、斷定方式一條機器指令的執行可以與一段微指令構成的微程序相對應。微指令可由一系列微命令組成操作數的存儲位置隱含在指令的操作碼中，這種尋址方式是隱含尋址存儲器間接尋址方式指令給出的是操作數的有效地址所在的存儲器地址，CPU需要訪問內存單元才能獲得操作數微命令的編碼表示法是把一組相斥性的微指令信號編碼在一起在寄存器之間建立數據通道的任務是由操作控制器來完成的DMA操作方式主要通過單字節方式、連續方式、請求方式三種方式。操作類型：數據傳送、數據校驗、數據檢索。Cache是高速緩沖存儲器（簡稱快存）,是為了解決CPU和主存之間速度不匹配問題而設置的。建立高速緩沖存儲器理論依據

10、是程序訪問的局部性。常用的地址映射方式有直接映射、全相聯映射、組相聯映射三種。地址映射是用來確定虛和實之間的邏輯關系。信息在總線上有三種傳送方式有三種分別為：串行傳送；并行傳送；并串行傳送。對存儲器的要求是容量大，速度快，成本低為了解決這三方面的矛盾，計算機采用多級存儲和體系結構。存儲器的技術指標主要有存儲容量、存取時間、存儲周期和存儲器帶寬。 CPU能直接訪問Cache和內存，但不能直接訪問外存。計算機存儲系統一般指CPU內的寄存器、Cache、主存、外存、后備存儲器等五個層次 。主存儲器和CPU之間增加Cache的目的是解決CPU和主存之間的速度匹配問題。存儲周期是指為

11、存儲器進行連續讀和寫操作所允許的最短時間間隔 。DRAM存儲器的刷新一般有集中式、分散式和異步式三種方式，之所以刷新是因為有電荷泄露、需要定期補充。      虛擬存儲器指的是 主存-外存層次，它給用戶提供了一個比實際空間大得多的虛擬地址空間。存儲程序并按地址順序執行,這是馮諾依曼型計算機的工作原理。層次化存儲體系涉及到主存、輔存、Cache和寄存器， 按存取時間由短至長的順序是寄存器，Cache，主存，輔存 。靜態存儲單元是由晶體管構成的雙穩態電路，保證記憶單元始終處于穩定狀態，存儲的信息不需

12、要刷新(或恢復)。三級存儲器系統是指高緩、內存、外存。在計算機系統中，地址總線的位數決定了內存儲器最大的可尋址空間。數據總線的位數與它的工作頻率的乘積正比于該總線最大的輸入/輸出能力。靜態存儲器是由晶體管構成的：雙穩態電路，存儲器的住處不需要：刷新建立高速緩沖的理論依據是：程序訪存的局部性原理Cache是一種：SRAM存儲器DMA操作主要采用：停止CPU訪問主存、周期挪用、DMA與CPU交替訪問判斷題8421碼就是二進制  只要運算器具有加法器和移位功能，再增加一些控制邏輯，計算機就能實現各種算數運算 CPU訪問存儲器的時間是由存儲器容量決定的，存儲器容量越大訪問存儲器就需的時間越長

13、 X一般情況下，ROM和RAM在存儲體中是統一編址的 擴展操作碼是一種優化技術，它使操作碼的長度隨地址碼和減少而增加，不同地址的指令可以具有不同長度的操作碼 RISC的主要設計目標是減少指令書，降低軟硬件開銷 與微程序控制器相比，組合邏輯控制器的速度較快 在CPU中，譯碼器主要用在運算器中挑選多路輸入數據中的某一路數據送到ALU X組成總線不僅要有傳輸信息的傳輸線，還應有實現總線傳輸控制的器件，既總線緩沖器和總線控制器 所有的數據傳送方式都必須由CPU控制實現 XCPU在響應中斷后可以立即響應更高優先級的中斷請求 X為了保證中斷服務程序執行完畢以后，能正確返回到被中斷的斷點繼續執行程序，必須進

14、行現場保存操作 控制存儲器是用來存放微程序的存儲器，它應該比主存儲器速度快 DMA設備的中斷級別比其他外設高，否則可能引起數據丟失 決定計算機計算精度的主要技術指標一般是指計算機的字長。 計算機“運算速度”指標的含義是指每秒鐘能執行多少條操作系統的命令。X。“運算速度”指標的含義是指每秒鐘能執行多少條指令。利用大規模集成電路技術把計算機的運算部件和控制部件做在一塊集成電路芯片上，這樣的一塊芯片叫做單片機。X。計算機的運算部件和控制部件做在一塊集成電路芯片上，這樣的一塊芯片叫做微處理器。某R進位計數制，其左邊1位的權是其相鄰的右邊1位的權的R倍。在計算機中，所表示的數有時會發生溢出，其根本原因是

15、計算機的字長有限。流水線中相關總是指在一段程序的相鄰指令之間存在某種關系，這種關系影響指令的并行執行 對一個并行寄存器來說只要始終脈沖到來，便可以從輸出端同時輸出各位數據 XDMA控制器和CPU可以同時使用總線 X在浮點運算起中階碼部件可實現加減乘除四則運算 X 只有加減中斷屏蔽技術是用中斷屏蔽寄存器對中斷請求線進行屏蔽控制，因此只有多級中斷系統才能采用中斷屏蔽技術 X （全部正確描述）在微型計算機廣闊領域中，會計電算化屬于計算機數據處理方面的應用。計算機的內存儲器是由 RAM 和 ROM兩種半導體存儲器組成。使用微機的過程中突然斷電，RAM 

16、的保存信息會丟失 ROM的保存信息不受影響。半導體ROM是一種非易失性存儲器。一般情況下，RAM 和 ROM在存儲體中是統一編制的。靜態RAM 和 動態RAM是一種易失性存儲器。Cache的功能全部由硬件實現。Cache和主存統一編制，即在空間的某一部分屬于Cache。錯    Cache中字塊保存的是主存中相應字塊的副本，Cache是一種緩沖，而不是與主存處于同等地位的存儲器，故不需要占用主存空間。DMA 控制器和CPU不能同時使用總線。CPU響應DMA 請求后CPU內部寄存器的內容

17、不會被破壞。決定計算機計算精度的主要技術指標是計算機的字長。三態門是靠允許/禁止輸出端上加入邏輯1或者邏輯0和高阻抗狀態。大多數微型計算機的總線由地址總線數據總線控制總線完成。對外設的統一編制是給每一個外設至少設置一個地址碼。外部設備中斷不能立刻得到CPU的響應。計算機運算速度的重要指標，是每秒執行多少條指令。DMA只能是用于主存與外設之間數據交換方式。一個更高優先級的中斷請求不一定中斷另一個中斷處理程序的執行。（當Cpu處于關中斷狀態或者更高級的中斷源被屏蔽，不能中斷）一個通道可以連接多個控制器，而一個控制器又可以連接若干臺同類型的外部設備。組成總線不僅要有傳輸信息的傳輸線,還應有實現總線傳

18、輸控制的器件,即總線緩沖器和總線控制器。大多數微型機的總線由地址總線、數據總線、控制總線組成，因此，他們是三總線類型。（他們三者是指總線的類型，不是指總線的結構）。磁帶存儲器是紀錄數字信號的設備。不是模擬信號的設備。輸入輸出設備的尋址方式是統一編制和獨立編制。DMA設備的中斷級別比其他外設高,否則可能引起數據丟失。一旦中斷請求出現,CPU必須執行完當前指令后，才可以轉去受理中斷。在各種數據磁記錄方式,改進是調頻制的記錄密度最高。鍵盤屬于輸入設備，但顯示器上顯示的內容既有機器的輸出結果，又有用戶通過鍵盤輸   入的內容，所以顯示器既是輸入設備，又是輸出設備 

19、;   答案：錯，顯示器無論是輸出機器的結果還是輸出鍵盤輸入的內容均是向用戶輸出信息，所以顯示器應屬于輸出設備 在多重中斷系統中，cpu響應中斷后可以立即響應更高優先級的中斷請求。（在保護斷點和現場和開中斷之前不會立即響應）28、中斷級別最高的不一定是不可屏蔽中斷。（與設計有關8086/8088內部中斷就高）為了保證中斷服務程序執行后能正確的返回到被中斷的程序斷點處繼續執行程序，必須現場保護。Cpu響應中斷時暫停當前程序的運行，自動轉去執行中斷服務程序。關中斷是允許中斷觸發器EINT=0，CPU不允許響應任何中斷。CPU響應中斷后不是由用戶通過關中斷指令

20、置0允許中斷觸發器，而是由硬件（中斷隱指令）自動完成。中斷方式一般適合隨機出現的服務。CPU 訪問存儲器的時間是由存儲體的容量決定的,存儲容量越大,訪問存儲器所需的時間越長 。（主存是隨機存儲器，訪問時間一樣與容量無關）簡答題P93 字、位擴展馮諾依曼計算機的主要設計思想是什么，它包括哪些組成部分？答: 馮諾依曼型計算機的主要設計思想是:采用存儲程序的方式，編好的程序和數據存放在同一個存儲器中，計算機可以在無人干預的情況下自動完成逐條取出指令和執行指令的任務；在機器內部，指令和數據均采用二進制碼表示，指令在存儲器中按順序存放。其主要組成部分有：運算器、控制器、存儲器、輸入輸

21、出設備，以及總線。存儲器系統的層次結構可以解決那些問題，實現存儲結構的先決條件是什么，用什么度量？   答：存儲器層次結構可以提高計算機存儲系統 的性能價格比，即在速度方面接近最高級的存儲器，在容量和價格方面接近最低級的存儲器。 實現存儲器層次結構的先決條件是程序局部性，即存儲器訪問的局部性是實現存儲器層次結構的基礎。 其度量方法主要是存儲系統的命中率，由高級存儲器向低級存儲器訪問數據時，能夠得到數據的概率。為什么要有cache？主存把CPU要訪問的信息提前送到緩存，避免CPU與IO設備爭搶訪存，減少空等提高效率；解決CPU與主存速度

22、不匹配的問題主存與Cache之間為什么要建立地址映射，請簡述三中不同的地址映射？與主存容量相比，Cache的容量很小，它保存的內容只是主存內容的一個子集。為了把主存塊放到Cache中，必須應用某種方法把主存地址定位到Cache中，稱作地址映射。 地址映射方式有全相聯方式、直接方式和組相聯方式三種： 全相聯映射方式：將主存的一個塊映射到Cache中的任意一塊上。 直接映射方式：一個主存塊只能映射到Cache的一個特定位置上去。 組相聯映射方式：將Cache分成u組，每組v塊，主存塊存放到哪個組是固定的，至于存到該組哪一塊則是任意的。主存地址格式 P120C

23、PU對DAM請求和中斷請求的響應時間是否一樣，為什么？   答：響應時間不同。CPU響應DMA方式在指令周期的任一存取周期結束時，響應中斷在指令執行結束時。原因：采用DMA方式交換數據，數據輸入輸出的速度很快，CPU必須以更短的時間查詢和響應，否則數據丟失。DMA交換數據三種方法：停止CPU訪問主存、周期挪用、DMA與CPU交替訪問工作過程：預處理、數據傳送、后處理DMA與中斷方式比較：1.從數據傳送看，中斷靠程序傳送，DMA靠硬件傳送2.中斷有處理異常的能力，DMA沒有，主要用于大批數據的傳送3.從CPU響應時間看，中斷在一條指令執行結束時響應，DMA可在指令周

24、期內任一存取周期結束時響應4.中斷方式中斷現行程序需保護現場，DMA不用5.DMA優先級比中斷高為什么要把存儲系統細分為若干個級別，目前微機的存儲系統主要有哪幾級存儲器，是如何分工的？     答：為了解決存儲容量、存取速度和價格之間的矛盾，通常把各種不同存儲容量、不同存取速度的存儲器按一定的體系結構組織起來，形成一個統一整體的存儲系統。目前微機中最常見的是三級存儲系統。主存儲器可由CPU直接訪問，存取速度快但存取容量小，一般用來存放當前正在執行的程序和數據。輔助存儲器設置在主機外部，它的存儲容量大，價格較低，但存取速度較慢，一般用來存放暫時不

25、參與運行的程序和數據，CPU不能直接訪問輔助存儲器。當CPU速度很高時，為了使訪問存儲器的速度能與CPU的速度匹配，又在主存和CPU之間增設了一級cache，它的讀寫速度比主存更快，但容量更小，用于存放當前正在執行的程序中的活躍部分的副本，以便快速的向CPU提供指令和數據。 三級存儲系統最終的效果是：速度接近于cache的速度，容量是輔存的容量，每位的價格接近于輔存。計算機存儲系統分為哪幾個層次？每一層采用的存儲介質主要是什么？其存儲容量和存取速度的相對關系如何？緩存主存、主存輔存數據總線在一個總線周期中并行傳送64位數據，總線時鐘頻率是100MHZ，總線寬度是多少？64/8=8B&

26、#160; 8Bx100MHZ=800MB/sCPU包括哪幾個工作周期，每個周期分別的作用是什么？   答：CPU包括取指、間址、執行、中斷四個工作周期 取指周期作用：取出指令并將其存放在IR寄存器中 間址周期作用：完成取操作數有效地址的任務 執行周期作用：根據不同的指令完成不同的微操作 中斷周期作用：在執行周期結束后，CPU要查詢是否有請求中斷的事件發生，若有則轉入中斷周期。在中斷周期，由中斷隱指令自動完成保護斷點、尋找中斷服務程序入口地址以及硬件關中斷的操作。完整的總線傳輸周期包括哪幾個階段？簡要敘述每個階段的工作。（P59） 申請分配階段：由需要使用各總線的主模塊（或主設備）提出申請，經總線仲裁機構決定下一傳輸周期的總線使用權授于某一申請者。（主模塊申請，總線仲裁決定） 尋址階段：取得了使用權的主模塊通過總線發出本次要訪問的從模塊（或從設備）的地址及有關命令，啟動參與本次傳輸的從模塊。（主模塊向從模塊 給出地址和命令） 傳數階段：主模塊和從模塊進行數據交換，數據由源模塊發出，經數據總線流入目的模塊。（主模塊和從模塊交換數據） 結束階段：主模塊的有關信息均從系統總線上撤除，讓出總線使用權。(主模塊撤消有關信息 ) 請簡述Ca