1、53四、EDA工程實際根底5、仿真驗證任務量占整個設計的60% 70%主要手段：功能仿真技術、靜態時序分析技術、方式驗證技術仿真(simulation): 指從電路的描畫籠統出模型，然后將外部鼓勵信號或數據施加于此模型，經過察看該模型在外部鼓勵信號作用下的反響來判別該電子系統能否到達了設計目的。:54仿真的層次：1. 電路級仿真仿真對象是用晶體管、電阻、電容組成的電路網路。工具如：SPICE2. 門級仿真針對以邏輯門和功能塊描畫的電路系統。3. 存放器傳輸級仿真電子系統由存放器、存儲器、總線、運算單元等根本單元構成，并描畫數據在這些元件中流動的條件和過程。4. 高層次仿真(行為仿真)以行為算法

2、和構造的混合描畫為對象。:55仿真驗證的充分性：不是100%邏輯仿真存在的問題：1仿真輸入數據由用戶給出，輸入數據的好壞決議了所能查出錯誤的多少。2輸出結果的分析要由有閱歷的人來進行。3由于輸入數據難以窮舉，不能保證查出全部錯誤。驗證是一窮舉逼近過程。:56仿真的效率問題：仿真過程中，邏輯門一個數量級的添加會導致仿真所需的周期數3個數量級的增長。:四、EDA工程實際根底6、方式驗證方式驗證(formal verification): 是利用理論證明的方法和數學推導的方法來驗證設計結果的正確性。方式驗證基于嚴密的實際體系，可處理邏輯仿真存在的問題。驗證的覆蓋率可達100%Mentor: Form

3、alPro;Synopsys: Formality;Cadence: FormalCheck57:58方式驗證的優點：1更早發現設計缺陷，降低周期和本錢。2無需編寫復雜的測試向量。3100%覆蓋率，提高驗證質量。4可與其它驗證方法結合運用。方式驗證的缺乏：1只適宜模塊級或中小系統級的驗證。2驗證的完好性取決于特性能否被全面準確地表達。:59五、HDL硬件描畫言語1、硬件描畫言語HDL言語是當今EDA技術開展的突出代表。是EDA技術的切入點，是設計者與自動化工具之間的橋梁。特點：用HDL設計電路可以獲得非?；\統的描畫。用HDL描畫電路設計，在設計的前期就可以完成電路功能級的驗證?？蓪崿F邏輯綜合。

4、流行的HDL：VHDL 擅長更高層設計Verilog HDL擅長更低層設計:算法級Algorithmic Level存放器傳輸級Register Transfer Level門級Gate Level電路級Circuit Level60系統級System LevelVHDLVerilog HDL:VHDLVerilogHDL語言基礎Pascal,AdaC數據類型數據類型多，用戶自定義類型，嚴格類型檢查數據類型簡單，無用戶定義類型，弱類型檢查設計重用用Package來共享函數、過程、類型和組件函數和過程必須在同一Module內，可使用include庫存儲編譯過的Entity、Architectur

5、e、Package和Configuration沒有庫的概念61VHDL與Verilog HDL的比較：:VHDLVerilogHDL大型設計能力Package、Configuration、Generate、Generic無設計層次系統級至門級算法級至電路級過程和任務允許并發過程調用無結構重復使用Generate使用Generate測試平臺Generic、Configuration很有用文件訪問類似硬件操作可讀性煩瑣，更像句子簡練，類似C易學性不易學，同一電路有多種建模方法容易掌握，類似C62:五、HDL硬件描畫言語2、VHDL/Verilog言語的產生及開展VHDL：Very High Spe

6、ed Integrated CircuitHardware Description LanguageVHDL由美國國防部組織開發兩個版本：VHDL87VHDL93稱為IEEE1076-1987稱為IEEE1076-199396年 IEEE1076.3 成為綜合規范最新版本：VHDL201963:64Verilog HDL：1983年由GDA(GateWay Design Automation)公司的Verilog-Phil Moorby所創。 Phil Moorby后來成為 為Verilog-XL的主要設計者和 和Cadence公司的第一個合伙人。Verilog-19841985年，Moorb

7、y設計出了第一個 個Verilog-XL的仿真器。1986年，Moorby提出了用于快速門級仿真的 的XL算法。1990年，Cadence公司收買了 了GDA公司1991年，Cadence公司公開發表 表Verilog言語，成立了OVI(Open Verilog International)組織來擔任 責VerilogHDL言語的開展。兩個版本：Verilog HDL IEEE4-2019Verilog HDL IEEE4-2019:65五、HDL硬件描畫言語3、HDL言語的特點優點：VHDL/Verilog是一種全方位的硬件描畫語言。具有強大豐富的言語構造，系統硬件描述才干強、設計效率高；具

8、有較高的籠統描畫、多層次描畫才干；支持庫和設計復用，支持模塊化設計；既可仿真也可綜合。:66一個可置數的16位計數器的電原理圖：:67用VHDL描畫的可置數16位計數器：:68用Verilog描畫的可置數16位計數器：:69HDL言語可讀性強，易于修正和發現錯誤。具有電路仿真與驗證機制以保證設計的正確。特別是對HDL源代碼進展行為、功能仿真。支持電路描畫由高層到低層的綜合和轉換。 HDL言語可實現與工藝無關編程、與器件無關設計。移植性好。HDL言語規范、規范，支持廣泛，易于共享和移植復用。容易實現ASIC移植。用于產品開發，上市時間快，本錢低。:70缺陷：1VHDL放棄對電路級實現的控制，代之

9、籠統、高層描畫。向電路級描畫的擴展任務正在進展Verilog系統級描畫才干稍弱。出現SystemVerilog等系統級描畫言語。2HDL不是100%能被綜合。3綜合器綜合出的電路性能不完美。4綜合的效果隨工具的不同而不同。:71五、HDL硬件描畫言語4、HDL言語的開發環境分為：HDL模擬器仿真器HDL綜合器相應軟件：仿真軟件和綜合軟件:72仿真類：Model Tech公司的ModelsimAldec 公司的 Active HDLCadence公司的NC-Verilog、NC-VHDL、NC-SIM綜合類：Synplicity公司的Synplify/Synplify ProSynopsys公司

10、的FPGA compiler 、Design Compiler、Behavior CompilerMentor公司的 LeonardoSpectrum:73Altera 公司：Quartus、Maxplus系列Xilinx 公司：ISE、Foundation、Aillance系列Lattice 公司：ispEXPERT、ispLEVER 系列集成化的開發系統CPLD、FPGA:ASICCPLD/ FPGA邏輯綜合門級仿真后綜合設計確認門級網表輸出自動規劃布線工藝映射存放器傳輸RTL級描畫后仿真時序驗證RTL級仿真功能設計規范設方案分行為級描畫HDL建模行為級仿真功能設計整合與驗證74六、基于F

11、PGA的設計流程:75設計規范設計規范描畫設計實現的功能特性。包括：功能、定時、硅面積、功耗、可測試性、缺點覆蓋率等設計準那么的詳細闡明書:76設方案分劃分過程：把一個復雜設計逐漸劃分成較小而且較為簡單的功能單元。自頂向下設計法、分層設計法。:77行為級描畫HDL建模行為級描畫以HDL等系統級描畫言語進展系統建模。描畫系統功能，而不是硬件電路。行為級描畫的優點：行為級建模的設計步驟：1快速創建一個設計的行為級原型電路與硬件細節無關；2驗證它的功能；3利用一種綜合工具對設計進展優化，并將設計轉換成某種物理工藝。:78行為級仿真功能方式驗證與功能仿真。仿真步驟：1測試方案擬定2測試平臺設計3測試執行和模型驗證:79存放器傳輸級RTL描畫與RTL級仿真為什么需求存放器傳輸級描畫？存放器傳輸級描畫的特點：存放器傳輸級RTL仿真功能:80設計整合與驗證功能驗證正確的子單元，經重新整合成一個完好的系統，必需再驗證整個系統的功能特性。:81邏輯綜合綜合Synthesis：采用EDA工具把硬件的一種描畫方式自動轉換為另一種描畫方式的過程。行為綜合、RTL邏輯綜合、幅員綜合綜合過程：1簡單轉換；2邏輯優化:邏輯化簡、性能優化(速度、面積):驗門級仿真后綜合設計確認 證綜合產生的門級描畫的功能特性，并與行為模型的呼應作比較。行為級描畫門級描畫邏輯綜合鼓勵發生器后綜合