1、CHAPTRUE 4PART 4鎖存器與觸發器 是大多數時序電路的基本構件 鎖存器（鎖存器（LatchLatch） 根據輸入，直接改變其輸出（無使能端）根據輸入，直接改變其輸出（無使能端） 有使能端時，在時鐘信號的有效電平之內都可有使能端時，在時鐘信號的有效電平之內都可根據數據直接改變其輸出狀態根據數據直接改變其輸出狀態 觸發器（觸發器（Flip-FlopFlip-Flop，F/FF/F） 只在時鐘信號的有效邊沿改變其輸出狀態只在時鐘信號的有效邊沿改變其輸出狀態鎖存器與觸發器 *S-R鎖存器鎖存器 *具有使能端的具有使能端的S-R鎖存器鎖存器 D鎖存器鎖存器 邊沿觸發式邊沿觸發式D觸發器觸發器

2、 具有使能端的邊沿觸發式具有使能端的邊沿觸發式D觸發器觸發器 掃描觸發器掃描觸發器(SCAN D-FF) 邊沿觸發式邊沿觸發式J-K觸發器觸發器 T觸發器觸發器S-R鎖存器的功能描述S QR QL邏輯符號邏輯符號S QR Q邏輯符號邏輯符號QQLRSresetset清清0置置10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0100110*0*QnQn+1狀態轉移真值表狀態轉移真值表0 00 11 01 1S R維持原態維持原態0 11 0 0* 0*Q QL功功 能能 表表tpw(min)0 00 11 01 1S R維持原態維持原態0 11 0 0*

3、0*Q QLSRQtpLH(SQ)tpLH(SQ)SRQQL傳播傳播延遲延遲最小最小脈沖脈沖寬度寬度S-R鎖存器的動作特點 輸入信號在全部有效電平內，都能直接改變鎖存器的狀態（直接置位復位觸發器） 輸入端需遵守約束條件 抗干擾能力最低 當S=R=1，然后同時取消時 S和R端輸入信號脈沖寬度過小 S和R端輸入信號同時取反鎖存器進鎖存器進入亞穩態入亞穩態具有使能端的S-R鎖存器SRCQQLS_LR_L0 X X1 0 01 0 11 1 01 1 1C S R維持原態維持原態維持原態維持原態0 11 0 1* 1*Q QL 功能表功能表(1). C = 0時：時： 維持原態維持原態(2). C =

4、 1時：時： 與與S-R鎖存器相似鎖存器相似注意：當注意：當S=R=1時，若時，若C由由10， 則下一狀態不可預測。則下一狀態不可預測。 邏邏 輯輯 符符 號號SCRQQ 又稱又稱“時鐘時鐘S-RS-R鎖存器鎖存器”0 X X1 0 01 0 11 1 01 1 1C S R維持原態維持原態維持原態維持原態0 11 0 1* 1*Q QL時鐘時鐘S-RS-R鎖存器時序圖鎖存器時序圖QSRC動作特點動作特點：輸入信號在時鐘：輸入信號在時鐘（使能端）有效期間，都能（使能端）有效期間，都能直接改變觸發器的狀態。直接改變觸發器的狀態。D鎖存器D = 1時，時，Q = 1C = 0，QQLSRDC數據數

5、據輸入端輸入端控制端控制端ENABLECLK、G輸出狀態保持不變輸出狀態保持不變輸出隨輸入狀態而改變輸出隨輸入狀態而改變C = 1，D = 0時，時，Q = 0Q = D透明鎖存器透明鎖存器C D Q QL1 0 0 11 1 1 00 X 保保 持持D鎖存器鎖存器功能表功能表D QC Q邏輯符號邏輯符號特征方程：特征方程：Qn+1 = D（C=1）01D=1D=0D=1D=001D01Qn+1狀態轉移真值表狀態轉移真值表D鎖存器的功能描述狀態圖狀態圖QDCtpLH(CQ)tpHL(DQ)tpLH(DQ)tpHL(CQ)在在C C的下降沿附近有一個的下降沿附近有一個時間窗時間窗這段時間內這段時

6、間內D D輸入一定不能變化輸入一定不能變化tsetup建立時間建立時間setup timethold保持時間保持時間hold timeD D鎖存器的時序圖鎖存器的時序圖利用COMS傳輸門的D鎖存器QLQTGTGDCENEN_LABCMOSCMOS傳輸門傳輸門TG利用COMS傳輸門的D鎖存器QLQTG1TG2DCC = 0 TG1 斷開斷開 TG2 連通連通保持原態保持原態Q_LQ利用COMS傳輸門的D鎖存器QLQTG1TG2DCC = 1 TG1 連通連通 TG2 斷開斷開 QL = D Q = DC D Q QL1 0 0 11 1 1 00 X 保保 持持功能表功能表觸發器只在時鐘信號的邊

7、沿改變其輸出狀態CLK正邊沿正邊沿上升沿上升沿負邊沿負邊沿下降沿下降沿D觸發器D QC QD QC QQQLDCLKCLK=0時，時，CLK=1時，時，主鎖存器工作，接收輸入信號主鎖存器工作，接收輸入信號 Qm = D從鎖存器不工作，輸出從鎖存器不工作，輸出 Q 保持不變保持不變主鎖存器不工作，主鎖存器不工作，Qm 保持不變保持不變從鎖存器工作，將從鎖存器工作，將 Qm 傳送到輸出端傳送到輸出端主主 master從從 slaveQm 主從結構主從結構DCLKQQmD QC QD QC QQQLDCLKQmDCLKQD CLK Q QL0 0 11 1 0X 0 保保 持持X 0 保保 持持功功

8、能能表表D Q CLK Q邏輯符號邏輯符號表示邊沿觸發特性表示邊沿觸發特性DCLKQDCLKQD D鎖存器鎖存器D D觸發器觸發器 邊沿有效邊沿有效電平有效電平有效觸發器的應用利用觸發器作為移位寄存器（圖利用觸發器作為移位寄存器（圖1 1）思考：能否將觸發思考：能否將觸發器改為鎖存器器改為鎖存器( (圖圖2)2)DCLKQ1QD QC QD QC QQDCLKlatchlatch（圖（圖2 2）Q1D Q CLK QD Q CLK QQDCLKF / FF / F（圖（圖1 1）Q1D觸發器的定時參數 傳播延遲（CLKQ）tpLH(CQ) tpHL(CQ) tsetup建立時間建立時間 tho

9、ld 保持時間保持時間建立時間（輸入信號先于時鐘到達的時間）建立時間（輸入信號先于時鐘到達的時間）保持時間（有效時鐘沿后輸入信號保持的時間）保持時間（有效時鐘沿后輸入信號保持的時間）D CLKQ利用利用CMOS傳輸門實現傳輸門實現 主從結構主從結構從觸發器從觸發器主觸發器主觸發器回顧：利用回顧：利用COMSCOMS傳輸門的傳輸門的D D鎖存器鎖存器CLKQQLD利用與非門傳輸門實現利用與非門傳輸門實現 主從結構主從結構具有預置和清零端的正邊沿D觸發器PR_LCLR_LPRD Q CLK QCLR PR（preset）、）、CLR（clear）相當于：相當于： S（set） 、 R（reset）

10、通常用于初始化電路狀態、測試等通常用于初始化電路狀態、測試等具有預置和清零端的正邊沿具有預置和清零端的正邊沿D D觸發器時序圖（異步）觸發器時序圖（異步）CLKPR_LCLR_LQL負邊沿觸發的D觸發器D QC QD QC QQQNDCLKD Q CLK QD QC QD QC QQQLDCLK正邊沿觸發正邊沿觸發2 2選選1 1多路復用器多路復用器具有使能端的D觸發器D Q CLK QDENCLKQQLEN有效（有效（=1） 選擇外部選擇外部D輸入輸入EN無效（無效（=0） 選擇觸發器當前的輸出選擇觸發器當前的輸出D QEN CLK Q邏輯符號邏輯符號動態參數 保證觸發器在工作時能可靠翻轉

11、鎖存器的動態參數 輸入信號寬度：tW 2tpd 傳輸延遲時間： tPLH / tPHL 從輸入信號到達，到觸發器輸出新態穩定建立 與非：tPLH = tpd 、tPHL = 2tpd 或非：tPLH = 2tpd 、tPHL = tpd 說明： tpd表示一個門的延遲時間觸發器的動態參數 建立時間 tset 輸入信號應先于時鐘信號到達的時間 保持時間 thold 時鐘信號到達后，輸入信號需要保持的時間 最高時鐘頻率 fmax 為保證觸發器可靠翻轉，時鐘脈沖必須滿足的參數 傳輸延遲時間 tpHL/tpLH 從時鐘脈沖觸發邊沿算起，到觸發器建立起新狀態總線保持電路ABCG1G2AG2BY0Y1Y2

12、Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATAD QC QD QC QD QC QD QC QDIN3:0 WRDOUT3:0RD多位鎖存器和寄存器回顧：回顧：鎖存器的應用鎖存器的應用 多位鎖存器多位鎖存器寄存器（寄存器（register）共用同一時鐘的多個共用同一時鐘的多個D 觸發器組合在一起觸發器組合在一起通常用來存儲一組通常用來存儲一組相關的二進制數。相關的二進制數。4位寄存器74x1756 6位寄存器位寄存器7474x174x1741D2D3D4DCLKCLR_L8位寄存器74x37474x374（三態輸出）（三態輸出） OE輸

13、出使能輸出使能7474x377x377（時鐘使能）（時鐘使能）7474x273x273（異步清零）異步清零）CLK7474x374x374（輸出使能）輸出使能）7474x377x377（時鐘使能）時鐘使能）ENEN二選一多路復用結構二選一多路復用結構寄存器（寄存器（registerregister）和鎖存器（）和鎖存器（latchlatch）有什么區別？）有什么區別？ 寄存器：邊沿觸發特性寄存器：邊沿觸發特性 鎖存器：鎖存器：C C有效期間輸出跟隨輸入變化有效期間輸出跟隨輸入變化74x374輸出使能輸出使能8位寄存器位寄存器74x373輸出使能輸出使能8位鎖存器位鎖存器計數器類電路 模（mod

14、ulus）：循環中的狀態個數 模m計數器（又稱 m分頻計數器） n位二進制計數器狀態圖中包含有一個循環的任何時鐘時序電路狀態圖中包含有一個循環的任何時鐘時序電路S1S2S3SmS5S4ENENENENENENENENENENENENEN同步二進制加法計數器1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二進制數的末位加在多位二進制數的末位加 1，僅當第僅當第 i 位以下的各位都為位以下的各位都為 1 時，時，第第 i 位的狀態才會改變。位的狀態才會改變。最低位的狀態每次加最低位的狀態每次加1都要改變。都要改變。對于對于D觸發器：觸發器：Q* = DDi = (Qi-1 Q1 Q

15、0) QD Q CLK Q= EN Q考慮考慮 T 觸發器：觸發器：Q* = EN Qq 利用利用 D D 觸發器實現：觸發器實現：D0 = 1 Q = QCLKEN同步清零和預置數同步清零和預置數Q0Q1Q2Q3D0D1D2D3LD_LCLR_LA計數功能的電路計數功能的電路Qi* = (Qi-1 Q1 Q0) QQA同步清零和預置數功能同步清零和預置數功能4位二進制計數器74x163CLR同步清零同步清零LD同步預置數同步預置數RCO進位輸出進位輸出ENPENT使能端使能端進位輸出清零進位輸出清零4位二進制計數器74x16374x163的功能表的功能表01111CLK工作狀態工作狀態同步清

16、零同步清零同步置數同步置數保持保持保持保持, ,RCO=0計數計數CLR_L LD_L ENP ENT0111 0 1 0 1 174x161異步清零異步清零其它MSI計數器 74x160、74x1621位十進制（BCD）加法計數器（異、同步清零）01234567890QAQBQCQDQC、QD都是十分頻，但占空比不是都是十分頻，但占空比不是50其它MSI計數器 74x169 可逆計數器74x160、74x1621位十進制（位十進制（BCD）加法計數器（異、同步清零）加法計數器（異、同步清零）UP/DNUP/DN = 1 加法計數（升序）加法計數（升序）UP/DN = 0 減法計數（降序）減法

17、計數（降序）使能輸入使能輸入進位輸出進位輸出低電平有效低電平有效ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自動如何控制地址端自動輪流選擇輸出輪流選擇輸出Y0Y7 計數器的應用計數器的應用二進制計數器狀態的譯碼若在一次狀態轉移中有若在一次狀態轉移中有2 2位或多位計數位同時變化，位或多位計數位同時變化，譯碼器輸出端可能會產生譯碼器輸出端可能會產生“尖峰脈沖尖峰脈沖” ” 功能性冒險功能性冒險01234567012 CLK 8 8位寄存器位寄存器還有更好的辦法。還有更好的辦法。改進：消除改

18、進：消除“毛刺毛刺”移位寄存器（shift register）串行輸入串行輸入serial inputSERINSEROUT串行輸出串行輸出serial output串入串出移位寄存器串入串出移位寄存器可以使一個信號延遲可以使一個信號延遲n n 個時鐘周期之后再輸出個時鐘周期之后再輸出串入并出移位寄存器結構串入并出移位寄存器結構串入串入serial-inSERIN1Q2QNQ并出并出parallel-out可以用來完成可以用來完成串并轉換串并轉換serial-to-parallelconversion并入串出移位寄存器結構并入串出移位寄存器結構多路復用結構多路復用結構LOAD/SHIFTSER

19、INSEROUT并入并出移位寄存器結構并入并出移位寄存器結構LOAD/SHIFTSERIN1Q2QNQMSI移位寄存器 CLKCLRSERASERB74x164QAQBQCQDQEQFQGQH CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASERB4位通用移位寄存器74x194 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 載入載入左移輸入左移輸入右移輸入右移輸入4位通用移位寄存器74x19400S1S0保持保持S1 S0S1 S010左移左移01右移

20、右移11載入載入Qi* = S1S0Qi + S1S0Qi-1 + S1S0Qi+1 + S1S0INi通用移位寄存器S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 載入載入LIN QHHQHCLR GQG CLK FQFS1 EQES0 DQDG1 CQCG2 BQBAQARIN QA74x299輸入輸出采用雙向三態數據線輸入輸出采用雙向三態數據線 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLRS1S0LINRIN移移位位寄寄存存器器的的擴擴展展并行輸入并行

21、輸入（8 8位）位）并行并行輸出輸出8 8位位移位寄存器計數器D0 = F ( Q0 , Q1 , , Qn-1 )反反 饋饋 邏邏 輯輯D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3一般結構：一般結構：移位寄存器型計數器一般結構：一般結構：反反 饋饋 邏邏 輯輯D0 = F ( Q0 , Q1 , , Qn-1 )環形計數器：環形計數器：1000010000100001最簡單的：最簡單的：D0 = Qn-1反反 饋饋 邏邏 輯輯自校正的：自校正的：D0 = (Qn-2 + + Q1 + Q0)0111101111011110(Qn-2 Q1 Q

22、0) D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010有效狀態有效狀態其他狀態其他狀態環型計數器D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3 非自啟動的非自啟動的無效狀態無效狀態D0 = Qn-1有效狀態有效狀態無效狀態無效狀態D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3自啟動的自啟動的自校正的自校正的扭環計數器

23、（Johnson Counter）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D0 = Qn-100001000110011101111011100110001無效無效有效的狀態循環有效的狀態循環線性反饋移位寄存器（LFSR）計數器LFSR計數器計數器 有有 2n-1 種有效狀態種有效狀態 最大長度序列發生器最大長度序列發生器反反 饋饋 邏邏 輯輯D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3移位寄存器型計數器的一般結構移位寄存器型計數器的一般結構利用反饋邏輯可以實現利用反饋邏輯可以實現 模模2

24、2模模16 16 的計數器的計數器RESET_LCLOCK線性反饋移位寄存器（線性反饋移位寄存器（LFSRLFSR）計數器）計數器奇校驗電路奇校驗電路全全0態的下一狀態？態的下一狀態？反饋方程反饋方程 LFSR計數器計數器 有有 2n-1 種有效狀態種有效狀態 最大長度序列發生器最大長度序列發生器偽隨機序列偽隨機序列發生器發生器EN猜謎游戲機猜謎游戲機L1L4ERRG1G4CLOCK使能輸入隨機產生使能輸入隨機產生典型應用：產生邏輯電路的測試輸入信號典型應用：產生邏輯電路的測試輸入信號 用于檢錯及糾錯碼的編碼和譯碼電路用于檢錯及糾錯碼的編碼和譯碼電路LFSRLFSR計數器計數器串/并轉換源模塊源模塊Source module目的模塊目的模塊 Destination module控制控制電路電路控制控制電路電路并并- -串串轉換器轉換器串串- -并并轉換器轉換器并行并行數據數據并行并行數據數據串行數據串行數據SYNC同步脈沖同步脈沖并串轉換并串轉換 CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166D7D6D5D4D3D2D1D0并行數據并行數據 SDATACLOCKCLOCKSYNC CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCL