1、FPGA BAN選擇頁面中的圖是所選部件物理表示的架構視圖。默認情況下， MIG將使用推薦的選擇，地址/控制BANK和數據BANK是根據V6對不同頻率的規 則限定的。選擇您想要使用的 BANKor內存接口，你用不著選擇的實際的引腳。 默認情況下MIG將使用所選bank中的任意引腳for內存接口。設計規則：設計最大頻率：o -1 FPGA速度級器件：400 MHzo -2和-3 FPGA速度級器件：533 MHzo只有-2 FPGA速度等級的CXT設備只要303 MHz支持o低功耗 V6設備只需303303 MHz頻率超過333 MHz只有數據寬度低于72位被容許。頻率低于333 MHz數據寬度

2、低于144位被允許內存類型、內存部件和數據寬度被限制基于所選的 FPGA器件、 FPGA器件速度等級和設計頻率BANK勺選擇規則：地址/控制組只能選擇在內部列 BANK第一個選定的地址/控制組將有CK 0和CK #0引腳包含CK 0和CK #0的BANK會有該 MMC應用與該H-Row對于設計頻率400 MHz或更高，只有內部列BANK被允許用于數據 組的選擇。對于設計頻率為 400 MHz以下，內部和外部列BANK被允許數 據組的選擇o內部或外部列BANK被唯一的允許for選擇位于，包含CK0和CK#0的BANK的上面一行、下面一行和同一行，的內外側BANK是可用的for數據組引腳選擇此限制

3、被一個稱為vic in ity box的邊界箱描述系統時鐘組只能被選擇在包含 GC引腳的BANK或者位于，和分配的 MMC同一 H-ROW的內部 BANK控制和狀態引腳即sys_rst ，error等，在系統時鐘BAN!中分配.由于采用不同的電壓標準，系統時鐘組與其余的設計組針腳（地址/控制組和數據組）不能共存于同一 BANK一個主BANK必須被選擇for每個列，假如系統時鐘BANKf能作為 主 BANK引腳分配規則：地址/控制組：o 包含 A、BA CK、CK #、CKE、CS #、RAS #、CAS #、 WE # ODT, RESET #o只能選擇內部列BANKo內存時鐘信號 （CK0和

4、CK#0）分配給差分對引腳（PN pair ）o VRN/VRP引腳若被用于引腳分配，DCI級聯應該被采用，用 以支持地址/時鐘的DCI標準PS： XILINX公司的Virtex系列FPGA芯片上，每個 BANK都有一對VRP/VRN管腳。VRP/VRN管腳是一對多功能管腳，當一個BANK使用到某些DCI（ Digitally Controlled Impedanee數控阻抗）接口電平標準時，需要通過該BANK的VRP/VRN管腳接入參考電阻。 此時，VRN通過一個參考電阻 R 上拉到Vcco，VRP通過一個參考電阻 R下拉到地。VRP/VRN管腳提供一個參 考電壓供DCI內部電路使用，DCI

5、內部電路依據此參考電壓調整10輸出阻抗與外部參考電阻 R匹配。當使用到 DCI級聯時，僅主 BANK（ master ）需 要通過 VRP/VRN提供參考電壓，從 BANK（ slave ）不需要使用 VRP/VRN從 BANK的VRP/VRN管腳可當成普通管腳使用。當VRP/VRN不用于DCI功能時，可用于普通管腳。不需要VRP/VRN外接參考電阻的DCI輸出接口電平標準有：HSTL_I_DCI HSTL_III_DCI HSTL_I_DCI_18 HSTL_III_DCI_18 SSTL2_I_DCI SSTL18_I_DCI SSTL15_DCI不需要 VRP/VRN外接參考電阻的 DC

6、I輸入接口電 平標準有：LVDCI_15 LVDCI_18 LVDCI_25 LVDCI_DV2_15 LVDCI_DV2_18 LVDCI_DV2_25o如口果數據組沒分配到地址/控制BANK VREF引腳可以用來分 配數據組：o包含DQ、DM DQS和DQS #信號oDQS由，與，和它對應的 DQS和 DQS #引腳，相關的DQ和DM引腳構成o DQS和 DQS #引腳必須分配到P-N對。o 一個BAN!中的每一個DQSS被分配到，為BUFIO預留的CC-P 引腳o在一個分配給數據組引腳的 BAN!列中，至少有一個BANK 該有為BUFF保留的CC-P引腳o VREF針腳不能用于引腳分配o

7、如果在一個BAN!中，VRNVRP引腳被用于引腳分配，又要支 持DCI，那DCI級聯功能就被應用。在這種情況下，必須選擇一 個主BANK 系統時鐘組：o組成o design 時鐘：sys_clk_p ，sys_clk_n（差分） 或sys_clk （單端）o 參考時鐘： clk_ref_p ， clk_ref_n 或 clk_refo 'sys_rst' ，design 復位引腳o 'error' 和'phy_init_done'狀態引腳o在DIMM設計中，這組還包含 Sda和scl弓I腳o在ECC可用的設計中，這一組還包括 ECC error弓

8、I腳'app_ecc_multiple_err'o 'error' 引腳分配只為了 example desig nso只能分配到內部列BANKo 如果 system 時鐘 BANK是 BANK24 25 34, 35 中任一個GC引腳分配給design時鐘和參考時鐘，o CC引腳被分配給design時鐘和參考時鐘，假如system時鐘 BANK于地址 / 控制 BANK H-ROW of allocated MMCM即使此 BANK 是 BANK24 25 34，35 中任一個）o這一組是v IO標準主 BANKo 除了 system 時鐘 BANK任何一個 i

9、n a given column of banks which are only within the vicinity的 BAN!可以被選作主 BANKo主BANK必須有未使用的 VRN/VRP引腳。O任何在given列的數據組BANKi做從BANK假如一個主BANK 被選擇在這一列，同樣的被given在生成的UCF文件中BUFR分配規則：o在BAN!列中，如果有數據組引腳分配，那至少有一個BANK必須有CC_P引腳被預留給BUFRo在BAN!列中，如果只有一個BANK分配給數據組引腳，那么在同一個BANK必須預留CC-P引腳給BUFRo上述規則對x8 and x16 part desig

10、ns 有效o對于x4 part desig ns, 為了在單個BANK容納更多的 數據寬度，BUFF常常被分配在所選的數據組BANK的上方或 下方BANKo在BAN!列中，如果有兩個連續的 BANK分配給數據組引腳，那么數據組bank（of地址/控制BANK?。┍仨氼A留CCP pin為BUFRo在BANK列中，如果有三個連續的 BAN!分配給數據組引腳， 那么中間的BANK必須預留CC-P引腳給BUFRo在BANK列中，如果有兩個BANK分配給數據組針腳and介于 中間的bank （地址/控制BANK?。┨幱诳臻e狀態，那么一個CC-P 引腳被保留在相同的空閑BANKo如果數據組附近只有兩個 B

11、ANK亍,在BAN列中如果一個BANK 分配數據組引腳和另一個 BANK分配給非數據組針腳 （地址/對照 組或系統時鐘組），非數據組bank必須有CC-P引腳被預留給BUFRo如果數據組附近有三個BANK亍，在BAN!列中如果至少一個 BANK分配給數據組引腳and中間的BANK（地址/控制bank行）分 配給非數據組引腳（地址/控制組或系統時鐘組），非數據組 BANK 會有CC-P pin 預留 給BUFR對于任何組，引腳分配的優先順序如下：o在給定的BANK列，弓I腳分配偏好降序排列。遵從 BANK!頂向下的 順序o在給定的BANK，弓I腳分配按自頂向下的順序o列的優先順序：內部左邊列、內部右邊列、 外部左邊列，外部右邊列注釋:它是不可能在不使用內部 VREF option的情況下，用一個在單個 BANK中的 8位part適配一個8位設計地址/控制組需要26個引腳需要預留一個額外的引腳為 BUFF在地址/控制BANK見上文BUFR 分配規則可用的 lOs(AIOs) 有 13 個 (40-27)有關選擇數據在地址/控制BANK可用IO(AIO)將變為11個， o由于8位數據