1、內存的演化內存的演化SDRAMDDR1DDR2DDR3SDRAMSynchronous DRAM的中文名字是的中文名字是“同步動態隨同步動態隨機存儲器，它是機存儲器，它是PC100和和PC133規范所廣泛運用的內存類規范所廣泛運用的內存類型，其接口為型，其接口為168線的線的DIMM類型類型(這種類型接口內存插板的兩這種類型接口內存插板的兩邊都有數據接口觸片邊都有數據接口觸片)。SDRAMSynchronous DRAM內核頻率時鐘頻率數據傳輸速率SDRAM的信號電平為LVTTL,任務電壓3.3V,屬于單端信號。對于同步存儲器件，有三個與任務速率相關的重要目的：內核任務頻率、時鐘頻率、數據傳輸

2、速率。對于SDRAM而言，它的這三個速率是一樣的。SDRAM最高速率可達200MHz，設計中常用 的速率有100MHz、133MHz、167MHz。SDRAM存儲空間被分為假設干邏輯塊(BANK)，取址時，首先需求提供BANK地址以找到待操作的邏輯塊，然后需求提供行地址和列地址以在該BANK內定位存儲單元。因此，在器件資料上，SDRAM存儲容量的定義方式是:地址數位寬BANK數。由于行地址和列地址選擇處于SDRAM操作的不同階段，因此，行地址和列地址信號線可被相互利用。SDRAMSynchronous DRAMBANK數地址數位寬SDRAMSynchronous DRAM由上面各信號線的條數可

3、計算出,BANK數為21=2,位寬=16，地址數為21128=219=512K,與數據手冊所給出的相一致。引腳引見SDRAMSynchronous DRAM根本操作SDRAMSynchronous DRAMSDRAM的根本操作方式有以下幾種：空操作NOP、激活操作ACT、讀操作WRITE、預充電操作PRECHARGE、自刷新操作SELF REFRESH、配置存放器操作LOAD MODE REG等。各操作方式是經過CS#、RAS#、CAS#和WE#這幾根信號線的各種組合形狀組合而選擇的。根本操作SDRAMSynchronous DRAM命 令 名 稱CS#RAS#CAS#WE#命令禁止（NOP:

4、Command inhibit）HXXX空操作（NOP：No operation）LHHH激活操作（ACT：Select bank and active row）LLHH讀操作（READ：Select bank and column,and start READ burst）LHLH寫操作（WRITE：Select bank and column,and start WRITE burst）LHLL突發操作停止（BTR：Burst terminate）LHHL預充電（PRE：Deactive row in bank or banks）LLHL自動刷新或自我刷新（REF：Auto refresh

5、 or self refresh）LLLH配置模式寄存器（LMR：Load mode register）LLLLACT激活操作SDRAMSynchronous DRAM對SDRAM存儲單元的取址需提供三個參數：BANK地址、行地址和列地址。ACT操作時，存儲器控制器發出其中兩個址:BANK地址和行地址，以便激活待操作的“行。第三個參數，即列地址，將在READ或者WRITE操作中指定。此時，片選信號CS#和行選通訊號RAS#需有效，列選通訊號CAS#和寫使能信號WE#無效。在時鐘的上升沿采樣到行地址和BANK地址。READ讀操作SDRAMSynchronous DRAM存儲器控制器利用READ操

6、作發出讀指令，同時發出兩個地址:BANK地址和列地址。READ操作的目的有兩個，其一是發出讀命令，其二是在地址總線上發出列地址。此時，片選信號CS#和列選通訊號CAS#需有效，行選通訊號RAS#和寫使能信號無效WE#。在時鐘的上升沿采樣到列地址和BANK地址。READ參數SDRAMSynchronous DRAM1.RAS to CAS delay,即RAS#信號有效后到CAS#信號有效，這之間的延時。在ACT指令選定待操作的行后，需求延時 ，才干切換到對列的選擇。tRCDtRCDtRCDREAD參數SDRAMSynchronous DRAM2.CLCAS Latency,即CAS埋伏期參數。

7、READ指令發出后，存儲器根據采樣得到的行地址和列地址，將對應存儲單元的數據放大，以便傳輸到數據總線上，這個過程所耗費的延時稱為CL。因此，從READ指令發出到數據總線上出現第一個數據，這之間的延時定義為CL。WRITE寫操作SDRAMSynchronous DRAMWRITE操作與READ操作類似，不同點在于WRITE時，需求有效WE#信號WRITE參數SDRAMSynchronous DRAM1.Write Recovery Time,寫回時間，是指SDRAM將數據總線上待寫入的數據導入內部存儲單元所需求的時間。tWRBURST突發操作SDRAMSynchronous DRAM目前內存的讀

8、寫根本都是延續的，由于與CPU交換的數據量以一個Cache Line即CPU內Cache的存儲單位的容量為準，普通為64字節。而現有的P-Bank位寬為8字節，那么就要一次延續傳輸8次，這就涉及到突發操作。突發Burst是指在同一行中相鄰的存儲單元延續進展數據傳輸的方式。采用BURST操作，可簡化讀寫命令，即一次讀寫命令可傳輸同一行中假設干延續的存儲單元，一次傳輸字節的數量稱為突發長度(Burst Length)。以下圖是突發長度為4的BURST操作例如。在發出讀命令的同時，地址總線上提供第一個存儲單元的列地址n,以后SDRAM延續地在數據總線上發出同一行，列地址為n、n+1，n+2，n+3這

9、個相連存儲單元的數據。BURST突發操作SDRAMSynchronous DRAMBURST突發操作SDRAMSynchronous DRAM單純就BURST操作來看，相對于非BURST操作，BURST操作本身并不能提高傳輸性能，但BURST操作有利于簡化SDRAM的讀寫命令，有利于系統整體性能的提升。這是由于CPU只需發一個命令便可以讀BL個字節，其他時間CPU可以用來做其它任務。SDRAM的讀命令都是采用BURST操作，而寫命令可被配置為BURST或非BURST操作。假設被配置為BURST操作，還需求設置突發長度，可選的長度有1、2、4、8，突發長度設置為1時，其等效于非BURST操作。P

10、RECHARGE預充電操作SDRAMSynchronous DRAM對SDRAM內部某一行的操作完成后，如需繼續對另一行進展操作，應先封鎖當前的任務行，該操作稱為PRECHAREG預充電操作。SDRAM存儲單元依托電容充放電實現存儲單元邏輯形狀的記錄，因此在完成一次操作后，需對已操作完成的行進展回寫。PRECHARGE操作時，CLK信號上升沿采樣到關鍵信號邏輯形狀分別為：CS#低電平有效、RAS#低電平有效、WE#低電平有效。在PRECHARGE操作中，引腳A10用于選擇是一個Bank還是一切Bank同時被預充電。當A10為高電平常，一切的Bank同時預充電，否那么由BA指定充電的Bank地址

11、。PRECHARGE預充電操作SDRAMSynchronous DRAMPRECHARGE參數SDRAMSynchronous DRAMtRP1.指PRECHARGE指令到下一次ACT指令的延時AUTO PRECHARGE自動預充電操作SDRAMSynchronous DRAMPRECHARGE操作，要求存儲器控制器自動發出PRECHARGE命令，占用了珍貴的控制器資源。而AUTO PRECHARGE操作那么無需外部控制器的指令即可自動地實現PRECHAREGE功能。AUTO PRECHARGE操作經過讀或寫命令發出時A10的形狀來決議。自刷新操作上電初始化存放器配置SDRAMSynchron

12、ous DRAMSDRAM其他的操作還包括：AUTO REFRESH自動刷新操作SELF REFRESH自刷新操作上電初始化方式存放器的配置需求留意的是：方式存放器的配置是經過地址總線配置的，而不是數據總線發出的。正是這個緣由，在SDRAM及DDR的設計中，地址總線的線充是不能恣意交換的。而SRAM不涉及方式存放器的配置，因此其地址總線線充是可以恣意交換的。DDR指雙倍速率(Double Data Rate)，DDR SDRAM與SDRAM的根本構造是類似的，最根本的區別在于DDR SDRAM支持在一個時鐘周期內傳輸兩次數據，這是經過接口構造的改良而實現的。DDR SDRAMDouble Da

13、ta Rate SDRAMDDR SDRAM技術更新1、數據預取方式DDR SDRAM采用2倍預取構造，即芯片內部能以兩倍于時鐘運轉的速率預取數據，從而使得芯片內核任務速率僅為外部數據傳輸率的一半。SDRAM采用1倍預取構造，即芯片內核任務速率與外部數據傳輸速率一樣。內核任務速率越高，芯片工藝越復雜，基于這種工藝的限制，不能夠快速地提高芯片內核任務速率。在一樣的內核任務速率下，DDR SDRAM的外部數據傳輸速率為SDRAM的兩倍，從而提高了存儲器的傳輸效率。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技術更新2、信號電平為提高信號完好性，DDR SDRAM

14、采用SSTL_2(Stub Series Terminated Logic for 2.5V)電平，SST_2是由JEDEC制定的公用于存儲器接口的電平。從芯片引腳上看，DDR SDRAM的信號大多是單端信號，但本質上都屬于差分對。SSTL電平的實現機制在于，將普通訊號與參考電平Vref組合成差分對。高電平邏輯和低電平邏輯相對參考電平對稱分布，有利于噪聲裕量的提高和電壓擺幅的減小。同時，差分對的構造也有利于信號溫度穩定性的提高。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技術更新SSTL_2電平的輸入門限定義如以下圖所示DDR SDRAMDouble Dat

15、a Rate SDRAM其中,VIH和VIL分別為輸入邏輯高電平和低電平門限值，它們各有一個交流參數AC和一個直流參數DC。信號沿第一次經過AC門限的時辰，是計算建立時間和堅持時間的參考點。以后，只需信號不跨躍DC門限，那么邏輯形狀將得到堅持。DDR SDRAM技術更新SSTL_2電平的輸入門限電平的定義DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技術更新DDR SDRAM的時鐘信號CK/CK#為SSTL-2電平的差分對，以其邊沿交叉點作為時序參考點，而不像SDRAM那樣采用CLK信號的中間電平1.5V作為時序參考點，這有利于減小時鐘信號抖動對時序的影響。D

16、DR SDRAMDouble Data Rate SDRAMDDR SDRAM技術更新SSTL_2的匹配方式DDR SDRAMDouble Data Rate SDRAMRs為始端匹配電阻，RT為終端匹配電阻，上拉到VTT電平。匹配電阻取值需求滿足以下兩個要求：1.線路上的阻抗匹配2.線路上的電流要求VTT需由外部電源提供，其取值為VREF-0.04VVREF+0.04VDDR SDRAM技術更新3、數據信號采樣參考源與SDRAM不同，DDR SDRAM不再依托時鐘信號CK/CK#實現對數據信號DQ的采樣，而是采用了與DQ同步的信號DQS(數據選通訊號，Data strobe)作為采樣參考源。

17、DQS是雙向信號，傳輸方向與DQ一樣。由于DQS的運用，DDR SDRAM由SDRAM的共同時鐘系統，進化成了源同步時鐘系統。共同時鐘系統指接納端和發送端的時鐘由同一個時鐘源產生。源同步指數據和時鐘由同一個器件發出。可從時序推導出，對于共同時鐘系統，它的布線長度是受頻率限制的，很難運用于超越200M的頻率之上。而源同步那么不受這個限制。從DDR1、2、3的數據信號采樣均為源同步系統。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM技術更新綜上所述，看起來數據信號DQ與時鐘信號CK/CK#并沒有任何時序上的關系，那么如何保證數據信號與地址、控制信號的協同任務?這可

18、經過存儲器內部的DLL(延遲鎖相環實現。利用DLL，可將DQS和CK的邊沿對齊，從而實現數據信號和地址、控制信號的協同任務。DDR SDRAMDouble Data Rate SDRAM根本操作讀操作寫操作DDR SDRAM的操作方式與SDRAM根本一樣，此處僅引見讀和寫操作。DDR SDRAMDouble Data Rate SDRAM讀操作讀操作根本操作讀操作寫操作DDR SDRAMDouble Data Rate SDRAM寫操作寫操作電源設計 DDR SDRAMDouble Data Rate SDRAMDDR SDRAM涉及四種電源：VDD:DDR SDRAM內核任務電源，為2.5V

19、VDDQ:DDR SDRAM數據數據總線I/O接口電源，為2.5VVREF:SSTL_2參考電源VTT:SSTL_2終結電源1上電順序：VDD和VDDQ同時上電，隨后VREF上電，VTT最后上電2電平關系電源設計 DDR SDRAMDouble Data Rate SDRAM3)功耗在四種電源，對VDD、VDDQ的功耗，需求根據廠家提供的器件數據手冊計算得出，普通每片DDR SDRAM，功耗不會超越1W。VREF，其只是提供參考電平，耗電量不會超越5mA，但VERF必需和VDDQ堅持穩定的關系，且對紋波的要求比較高要求VREF的紋波不能超越50mV。對于VTT，除了CK/CK#信號外，DDR

20、SDRAM的其它信號都將終結于VTT。由于數據信號為雙向信號，VTT需支持吸收電流和驅動電流這兩個方向的電流。某些設計中，信號無需VTT,這些設計應滿足以下要求：銜接同一存儲器控制器不多于兩片，直線長度短于2英寸。DDR2 SDRAMDouble Data Rate 2 SDRAMDDR2(Double Data Rate 2,兩倍數據速率，版本2)SDRAM，是由JEDEC國際規范組織開發的，基于DDR SDRAM晉級的存儲技術。與DDR1相比，雖然其堅持了一個時鐘周期完成兩次數據傳輸的和，但DDR2在數據傳輸率，延時，等方面都有了顯著提高。而這些性能的提高，主要來源于以下技術的提升：4n數

21、據預取、ODT、Post CAS、封裝等。DDR1與DDR2不同點DDR2 SDRAMDouble Data Rate 2 SDRAM新增功能DDR3 SDRAMDouble Data Rate 3 SDRAM1. ODTODT是是On-Die Termination的縮寫，其意思為內部中心終的縮寫，其意思為內部中心終結。從結。從DDR2內存開場內部集成了終結電阻器，主板上的終內存開場內部集成了終結電阻器，主板上的終結電路被移植到了內存芯片中。在內存芯片任務時系統會結電路被移植到了內存芯片中。在內存芯片任務時系統會把終結電阻器屏蔽，而對于暫時不任務的內存芯片那么翻把終結電阻器屏蔽，而對于暫時不

22、任務的內存芯片那么翻開終結電阻器以減少信號的反射。由此開終結電阻器以減少信號的反射。由此DDR2內存控制器可內存控制器可以經過以經過ODT同時管理一切內存引腳的信號終結。并且阻抗同時管理一切內存引腳的信號終結。并且阻抗值也可以有多種選擇。如值也可以有多種選擇。如0、50、75、150等等。并等等。并且內存控制器可以根據系統內干擾信號的強度自動調整阻且內存控制器可以根據系統內干擾信號的強度自動調整阻值的大小。值的大小。DDR3 SDRAMDouble Data Rate 3 SDRAM2007年年6月月26日，日，JEDEC完成了完成了DDR3 SDRAM內存規范的內存規范的制定。制定。 DDR

23、3中心設計在于中心設計在于8-bit預取，提升帶寬的關鍵技預取，提升帶寬的關鍵技術。術。DDR2與DDR3不同點DDR3 SDRAMDouble Data Rate 3 SDRAM新增功能DDR3 SDRAMDouble Data Rate 3 SDRAM1.重置重置Reset重置是重置是DDR3新增的一項重要功能，并為此專門預備了一個新增的一項重要功能，并為此專門預備了一個引腳。引腳。DRAM業界曾經很早以前就要求增這一功能，如今終業界曾經很早以前就要求增這一功能，如今終于在于在DDR3身上實現。這一引腳將使身上實現。這一引腳將使DDR3的初始化處置變的初始化處置變得簡單。當得簡單。當Reset命令有效時，命令有效時，DDR3內存將停頓一切的操內存將停頓一切的操作，并切換至最少量活動的形狀，以節約電力。在作，并切換至最少量活動的形狀，以節約電力。在Reset期期間，間，DDR3內存將封鎖內在的大部分功能，所以有數據接納內存將封鎖內在的大部分功能，所以有數據接納與發送器都將封鎖。一切內部的程序安裝將