1、2.1 Quartus 軟件介紹 此外，Quartus通過和DSP Builder工具與MatlabSimulink相結合，可以直接實現各種DSP應用系統；支持Altera的片上可編程系統(SOPC)的開發，集系統級設計、嵌入式軟件開發和可編程邏輯設計于一體，是一種綜合性的開發平臺。第1頁/共92頁2.1 Quartus 軟件介紹 軟件開發流程 Quartus的 設計流程 如圖2.1所示。 圖2.1 Quartus的設計流程第2頁/共92頁2.1 Quartus 軟件介紹軟件的特點 1編譯增強特性提高了設計效率 Quartus編譯增強特性為高密度FPGA提供最高效的增強型設計方法，通過Logi

2、cLock設計流程，設計人員可以針對獨立的設計分區進行優化，對于沒有改動的分區則保留其性能不變，從而提高時序逼近效率，將設計編譯時間縮短了近70%。 第3頁/共92頁2.1 Quartus 軟件介紹 2更快集成IP Quartus設計軟件含有SOPC Buider工具。SOPC Builder是Quartus特有的軟件工具，能夠快速方便地構建、評估嵌入式系統。 SOPC Builder的特點如下：集成了來自Altera以及AMPP合作伙伴的現成IP。在系統中生成自己的可重復使用的定制元件。根據每個系統的需求，生成HDL，構建最佳互連架構。第4頁/共92頁2.1 Quartus 軟件介紹 輸出系

3、統測試組件。 輸出生成系統基于存儲器映射和組成的定制軟件開發套件(SDK)。 SOPC Builder使設計者能夠集中精力在用戶邏輯設計上，無需手工完成系統集成任務從而提升了系統性能。 第5頁/共92頁2.1 Quartus 軟件介紹 3在設計周期的早期就對IO引腳進行 分配和確認 Quartus軟件可以進行預先的IO分配和確認操作(無論頂層的模塊是否已經完成)，這樣就可以在整個設計流程中盡早開始印制電路板(PCB)的布線設計工作。第6頁/共92頁2.1 Quartus 軟件介紹 4功率分析和優化 Quartus軟件的PowerPlay技術可以使設計者對動態和靜態功耗進行精確地分析和優化。Po

4、werPlay功率分析功能產生詳細的報告，指明哪種器件結構甚至是設計層次模塊消耗了最大的熱墩量。第7頁/共92頁2.1 Quartus 軟件介紹 5.存儲器編譯器 用戶可以使用Quartus軟件中提供的存儲器編譯器的功能對Altera FPGA中的嵌入式存儲器進行輕松管理。第8頁/共92頁2.1 Quartus 軟件介紹 6.支持CPLD/FPGA和基于HardCopy的 ASlC 除了CPLD和FPGA以外，Quartus軟件還使用和FPGA設汁完全相同的設計工具、IP和驗證方式支持HardCopy結構化ASIC。第9頁/共92頁2.1 Quartus 軟件介紹 7使用全新的命令行和腳本功能

5、 自動化設計流程 用戶可以使用命今行或Quartus軟件中的圖形用戶界面(GUI)獨立運行Quartus軟件中的綜合、布局布線、時序分析以及編程等模塊。第10頁/共92頁2.1 Quartus 軟件介紹的圖形用戶界面 圖2.2 Quartus II用戶界面第11頁/共92頁2.1 Quartus 軟件介紹 界面主要包含了項目導航欄、編輯輸入窗口、狀態欄及消息窗口四個部分。 1Project navigator窗口 項目導航窗口，包括3個可以切換的標簽：Hierarchy標簽用于層次顯示，提供了邏輯單元、寄存器、存儲器使用等信息；File和Design Units標簽提供了工程文件和設計單元的列

6、表。 第12頁/共92頁2.1 Quartus 軟件介紹 2編輯輸入窗口 設計輸入的主窗口，原理圖、HDL語言編譯、仿真的報告等都在這里顯示。 3Status窗口 狀態窗口，用以顯示各系統運行階段的度。 4Massage窗口 消息窗口，實時提供系統消息、警告及相關錯誤信息等。第13頁/共92頁2.2 用原理圖方法設計2-4譯碼器譯碼器電路輸入與編輯1建立工程（1）建立工程文件 首先在硬盤上建立工作文件夾，例如：2_4decoder。單擊“File ”菜單下的“New Project Wizard”命令，如圖2.3所示。第14頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.3 建立新工程第

7、15頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.4 指定工程的基本信息第16頁/共92頁2.2 用原理圖方法設計2-4譯碼器（2）選擇需要加入的文件和庫 單擊圖2.4中的“Next”按鈕，此時，如果文件夾不存在的話，系統會提示用戶是否創建該文件夾，選擇“Yes”按鈕后自動創建，接下來會彈出圖2.5所示的對話框。第17頁/共92頁2.2 用原理圖方法設計2-4譯碼器 沒有需要添加的文件和庫，直接單擊 “Next”按鈕即可。 圖2.5 添加文件對話框第18頁/共92頁2.2 用原理圖方法設計2-4譯碼器（3） 選擇目標器件 在彈出的對話框中選擇目標器件，如圖2.6所示。本例中“Famil

8、y”選項選擇“ACEX1K”系列器件，在“Available devices”選項下選擇“EP1K100QC208-3”選項，單擊“Next”按鈕目標器件選擇完畢。第19頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.6 器件類型設置第20頁/共92頁2.2 用原理圖方法設計2-4譯碼器 （4）選擇第三方EDA工具 界面如圖2.7所示，用戶可以選擇所用到的第三方工具如ModleSim、Synplify等。本例中并沒用調用第三方工具，直接單擊“Next”按鈕即可。第21頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.7 EDA工具設置第22頁/共92頁2.2 用原理圖方法設計2-4

9、譯碼器（5） 結束設置 單擊圖2.7中的“Next”按鈕后進入最后確認的對話框，如圖2.8所示。從圖中可以看到建立的工程名稱、選擇的器件和選擇的第三方工具等信息，如果無誤的話，單擊“Finish”按鈕，出現如圖2.9所示的窗口，在資源管理窗口中可以看到新建的名稱“2_4decoder”工程。第23頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.8 工程信息概要第24頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.9 完成工程配置后的顯示第25頁/共92頁2.2 用原理圖方法設計2-4譯碼器 2. 建立原理圖文件 （1）建立原理圖/圖表模塊文件 在圖2.9所示的界面中建立原理圖/

10、圖表模塊文件。單擊“File”菜單下的“New”命令（或者用快捷鍵Ctrl+N），彈出新建對話框，如圖2.10所示。在“Device Design Files”對話框選擇原理圖/圖表模塊文件，雙擊“Block Diagram/Schematic File”選項第26頁/共92頁2.2 用原理圖方法設計2-4譯碼器（或者選中該項后單擊 “OK”按鈕）后建立文件成功，生成編輯器界面如圖2.11所示。圖2.10 新建原理圖/圖表模塊文件第27頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.11 圖形編輯窗口第28頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.12 選擇元器件第29頁/

11、共92頁2.2 用原理圖方法設計2-4譯碼器 (2) 放置元件符號 在如圖2.11所示的圖形編輯窗口的空白處雙擊鼠標左鍵（或者在編輯工具欄中單擊工具）彈出如圖2.12所示的選擇電路符號對話框，選中 “primitives”“logic”“and2”（或者在“Name”輸入編輯框中輸入“and2”）后，單擊“OK”按鈕。 第30頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.13 擺放與門第31頁/共92頁2.2 用原理圖方法設計2-4譯碼器 將二輸入與非門的符號移動到合適的位置放置，如圖2.13所示。同理，在圖形編輯窗口中放置2-4譯碼器的其他元件及兩個input和四個output符號，

12、如圖2.14所示。第32頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.14 擺放好所有元器件第33頁/共92頁2.2 用原理圖方法設計2-4譯碼器 (3)連接各元器件并命名 原理圖和圖表模塊編輯時所用到的工具按鈕，如圖2.15所示。熟悉這些工具的基本性能，可以大大提高設計速度。 圖2.15 編輯工具按鈕第34頁/共92頁2.2 用原理圖方法設計2-4譯碼器 雙擊pin_name使其襯底變黑后，輸入相應的端口名（或者雙擊input，彈出“Pin Properties”對話框，在“Pin name”一欄里填上名字）。用相同的方法將其它輸入、輸出信號命名，完成的2-4譯碼器原理圖如圖2.16

13、所示。 第35頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.16 2-4譯碼器原理圖第36頁/共92頁2.2 用原理圖方法設計2-4譯碼器 (4)保存文件 在圖2.16界面中單擊保存文件按鈕 。在默認情況下，“文件名（N）”的文本編輯框中為工程的名稱“2_4decoder”，單擊“保存”按鈕即可保存文件。 第37頁/共92頁2.2 用原理圖方法設計2-4譯碼器譯碼器的綜合 在圖2.16界面中單擊水平工具條上的 編譯按鈕 ，開始編譯，并伴隨著進度不斷地變化，編譯完成后顯示的窗口如圖2.17所示，單擊“確定”按鈕。第38頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.17 編譯完成

14、第39頁/共92頁2.2 用原理圖方法設計2-4譯碼器譯碼器的仿真 1.建立矢量波形文件 在圖2.17所示界面中，單擊“File”選項下的“New”命令，在彈出“New”對話框中選擇“Other File”頁面，如圖2.18所示，選擇“Vector Waveform File”選項后單擊“OK”按鈕，彈出如圖2.19所示的矢量波形編輯窗口。第40頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.18 建立矢量波形文件第41頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.19 矢量波形編輯窗口第42頁/共92頁2.2 用原理圖方法設計2-4譯碼器2.添加端口或節點 （1）在如圖2.

15、19顯示的界面中，雙擊“Name”下方的空白處，彈出“Insert Node or Bus”對話框如圖2.20所示。單擊對話框的“Node Finder”按鈕后，彈出的“Node Finder”對話框，將filter項設置為Pins:all，如圖2.21所示。第43頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.20 “Insert Node or Bus”對話框第44頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.21 “Node Finder”對話框第45頁/共92頁2.2 用原理圖方法設計2-4譯碼器 （2） 在圖2.21界面中單擊“List”按鈕，則會在“Node Foun

16、d”中列出設計中的引腳號，如圖2.22所示。 圖2.22 列出輸入/輸出節點第46頁/共92頁2.2 用原理圖方法設計2-4譯碼器 （3） 在圖2.22界面中單擊“”按鈕，則將所有輸入/輸出復制到右邊的一側。也可以只選擇其中的一部分，根據情況而定，如圖2.23所示。圖2.23 選擇輸入/輸出節點第47頁/共92頁2.2 用原理圖方法設計2-4譯碼器 （4） 在圖2.23界面中單擊“OK”按鈕后，返回“Inter Node or Bus”對話框。此時，在“Name”和“Type”欄里出現了“Multiple Items”，如圖2.24所示。 圖2.24 查找節點后的“Inter Node or

17、Bus”對話框第48頁/共92頁2.2 用原理圖方法設計2-4譯碼器（5） 在圖2-24界面中單擊“OK”按鈕，選中的輸入/輸出 端被添加到 矢量波形編輯窗口中， 如圖2.25所示。 圖2.25 添加節點后的矢量波形編輯窗口第49頁/共92頁2.2 用原理圖方法設計2-4譯碼器 3. 編輯輸入信號并保存文件 在編輯輸入信號過程中將用到仿真設置工具欄，每個按鈕及其功能如圖2.26示。 在圖2.25所示界面中單擊“Name”下方的“A”。即選中該行的波形。在本例中可將輸入信號“A”設置為周期信號，單擊工具欄中 的 按鈕 ，彈出“Clock”對話框，此時可以修改信號周期、相位和占空比。設置完成后單擊

18、“OK”按鈕。如圖2.27所示。第50頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.27 編輯輸入信號第51頁/共92頁2.2 用原理圖方法設計2-4譯碼器 4. 仿真 （1） 功能仿真 首先單擊“Assignments”菜單下的“settings”命令，在彈出的“settings”對話框中進行設置。操作界面如圖2.28所示，單擊左側標題欄中的“Simulator Settings”選項后，在右側“Simulation mode ”下拉菜單中選擇“Functional”選項即可。第52頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.28 設置仿真類型 第53頁/共92頁2.2

19、用原理圖方法設計2-4譯碼器 設置完成后需要生成功能仿真網絡表。單擊“Processing”菜單下的“Generate Functional Simulation Netlist”命令，系統會自動創建功能仿真網絡表。最后單擊 按鈕進行功能仿真如圖2.29所示，從圖中可以看出，仿真后的波形沒有延時。 第54頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.29 功能仿真波形圖第55頁/共92頁2.2 用原理圖方法設計2-4譯碼器 （2）時序仿真 Quartus中默認的仿真為時序仿真，在圖2.27界面中直接單擊仿真按鈕 即可。如果在做完功能仿真后進行時序仿真，需要在“Settings”選項中

20、的“Simulator Settings”對話框，將“Simulation mode”欄設置成“Timing”選項。仿真完成后的窗口如圖2.30所示。第56頁/共92頁2.2 用原理圖方法設計2-4譯碼器 圖2.30 時序仿真波形圖第57頁/共92頁2.2 用原理圖方法設計2-4譯碼器 譯碼器的編程下載 1.引腳分配 Quartus的引腳分配是為了對所設計的工程進行硬件測試，將輸入/輸出信號鎖定在器件確定的引腳上，單擊“Assignments”菜單下的“Pins”命令彈出的對話框如圖2.31所示，在其下方的列表中列出了本項目所有的輸入/輸出引腳名。 第58頁/共92頁2.2 用原理圖方法設計2

21、-4譯碼器圖2.31 選擇要分配引腳的界面輸入/輸出引腳名第59頁/共92頁2.2 用原理圖方法設計2-4譯碼器 在圖2.31界面中，雙擊輸入端“ pin_name”對應的“Location”項后彈出引腳列表，從中選擇合適的引腳，則輸入pin_name的引腳分配完畢。同理完成所有引腳的指定，如圖2.32所示。分配引腳完成后必須重新編譯工程才能使本次引腳分配有效。 第60頁/共92頁2.2 用原理圖方法設計2-4譯碼器圖2.32 完成所有引腳分配的界面分配引腳完成第61頁/共92頁2.2 用原理圖方法設計2-4譯碼器 2.下載驗證 下載驗證是將本次設計所生成的文件通過與計算機連接的下載電纜下載到

22、實驗平臺上來驗證此次設計是否符合要求。第62頁/共92頁2.3 較復雜的原理圖設計秒倒計時電路設計 1. 電路原理 30秒倒計時電路的核心元件之一是含有時鐘使能及進位擴展輸出的計數器74ls169和其他一些輔助元件來完成，為此在這里擬用兩個74ls169。 第63頁/共92頁2. 30秒倒計時電路實現 首先從實現圖2.33所示的30秒倒計時電路繪制和測試開始，為此，可以在Quartus 軟件中先建立工程文件，然后建立圖形編輯文件，按照上一節介紹的原理圖設計方法完成圖2.33所示電路。第64頁/共92頁2.3 較復雜的原理圖設計 3.編譯與仿真 對如圖2.33所示的30秒倒計時電路進行編譯，檢查

23、、修改圖中的錯誤后再進行仿真。波形仿真結果如圖2.34所示。分析電路功能完全符合原設計要求，當clk輸入時鐘信號時倒計時開始，直到計時為0又開始新一輪計時，圖中的a表示時間的十位，b 表示時間的個位。第65頁/共92頁2.3 較復雜的原理圖設計 圖2.33 30秒倒計時電路原理圖第66頁/共92頁2.3 較復雜的原理圖設計 圖2.34 30秒倒計時電路仿真時序圖第67頁/共92頁2.3 較復雜的原理圖設計電子鐘計數電路設計 1.電子鐘計數結構分析 電子鐘電路中小時用兩個74160實現二十四進制計數器，計數器輸出通過7448譯碼器驅動數碼管實現從零到二十四的計數顯示，而分和秒各采用了74160實

24、現的兩個六十進制的計數器來實現，電路結構框圖如圖2.35所示。第68頁/共92頁2.3 較復雜的原理圖設計 圖2.35 電子鐘計數電路結構圖秒計數器時鐘脈沖分計數器時計數器數碼管顯示數碼管顯示數碼管顯示第69頁/共92頁2.3 較復雜的原理圖設計2.二十四進制計數器設計 （1）電路設計 本電路采用74l60實現，首先設計出一個一百進制的計數器，在24(00100100)處直接取出所有為1的端口，給所有為0的第70頁/共92頁2.3 較復雜的原理圖設計 端口加非門，然后經過與非門后輸出給清零端，使用清零的方法完成二十四進制計數，計數范圍為023。用圖形編輯方法實現二十四進制計數器的設計，小時計數

25、的二十四進制計數器電路圖如圖2.36所示。第71頁/共92頁2.3 較復雜的原理圖設計圖2.36 二十四進制計數器電路第72頁/共92頁2.3 較復雜的原理圖設計（2）電路仿真 二十四進制計數器電路仿真波形如圖2.37所示，給clk一個時鐘信號，開始計數，當b計數到9（譯碼輸出是67）時a就加一位，直到a為2（譯碼輸出是5B）b為4（譯碼輸出是4F）時，又開始重新計數，因此電路與設計要求完全符合。 第73頁/共92頁2.3 較復雜的原理圖設計圖2.37 二十四進制計數器仿真波形圖第74頁/共92頁2.3 較復雜的原理圖設計（3）元件打包 元件打包是將設計電路打包成為一個模塊或元件，以便于設計頂

26、層文件或其它電路時調用。點擊project，然后點擊set as top-level entity ，然后點擊 file/create/update/create symbol files for current file 則可。如圖2.38和圖2.39所示。然后在新的圖形文件中能找打包的文件，已經是一個元件，如圖2.40所示。第75頁/共92頁2.3 較復雜的原理圖設計 圖2.38 設置頂層文件 第76頁/共92頁2.3 較復雜的原理圖設計 圖2.39 文件打包操作 第77頁/共92頁2.3 較復雜的原理圖設計圖2.40 新的圖新界面找打包文件第78頁/共92頁2.3 較復雜的原理圖設計 3

27、. 六十進制計數器設計 六十進制計數器也采用74l60實現，首先設計出一個一百進制的計數器，在60（01100000）處直接取出所有為1的端口，給所有為0的端口加非門，然后經過與非門后給清零端，使用清零法完成六十進制計數器設計。分鐘和秒計數的六十進制計數電路如圖2.41所示。第79頁/共92頁2.3 較復雜的原理圖設計 圖2.41 分鐘和秒計數的六十進制電路第80頁/共92頁2.3 較復雜的原理圖設計 分鐘和秒計數的六十進制計數電路波形仿真如圖2.42所示，給clk一個時鐘信號，開始計數，b由0 （3f）開始計數每到9（67）時，a加一位，當a到5(6d)時b到9（67）時全部清零重新計數，完成了0-60的計數。然后將元件打包，方法與二十四進制計數器的打包方式相同。 第81頁/共