1、西安郵電學院 畢 業 設 計（論 文）題 目：2.5G Hz PLL 鎖定檢測電路分析實現 院 （系）： 計算機科學與技術 專 業： 電子信息科學與技術 班 級： 電科0203班 學生姓名： 廖 建 軍 導師姓名： 蔣林 職稱： 教授 起止時間：2006年03月06日 至 2006年06月11日西 安 郵 電 學 院畢業設計(論文)任務書學生姓名廖建軍指導教師蔣林職稱教授院（系）計算機科學與技術專業電子信息科學與技術題目2.5GHz PLL鎖定檢測電路分析實現 任務與要求對2.5GHz PLL鎖定檢測電路進行一定層次的正向設計，在此基礎上對反向提取的全定制電路進行分析整理，通過重新設計使其在S

2、MIC 0.18CMOS模型下通過晶體管級仿真，要求提交：1、 2.5GHz PLL鎖定檢測電路工作原理分析報告；2、 2.5GHz PLL鎖定檢測電路正向設計方案；3、 2.5GHz PLL鎖定檢測電路反向提取分析整理結果；4、 2.5GHz PLL鎖定檢測電路SMIC 0.18CMOS下的重新設計；5、 2.5GHz PLL鎖定檢測電路晶體管級仿真報告；6、 2.5GHz PLL鎖定檢測電路的Verilog硬件語言描述。開始日期2006年03月06完成日期2006年06月11院（系）主任(簽字)2006年01月26日西 安 郵 電 學 院畢 業 設 計 (論文) 工 作 計 劃 學生姓名

3、廖建軍 指導教師 蔣林 職稱 教授院（系）計算機科學與技術 專業 電子信息科學與技術題目 2.5GHz PLL鎖定檢測電路分析實現_工作進程起 止 時 間工 作 內 容第1周3.63.12完成知識儲備，認真復習模擬CMOS集成電路設計方法及 其 基本 理。第2周3.133.19掌握PLL 的工作原理，學習UNIX操作系統的基本操作，提交畢業設計開題報告。第3周3.203.26學習HSPICE仿真工具的使用和CANENCE等EDA仿真工具的使用。 第4周3.274.2完成2.5G HZ PLL 鎖定檢測電路的正向設計方案，提供2.5G HZ PLL鎖定檢測電路的正向設計方案報告。第5周4.34.

4、9對反向提取的全定制電路進行分析整理。第6周4.104.16繼續對反向提取的全定制電路進行分析整理。 第7周4.174.23提供分析整理報告，并進行中期檢查。第8周4.244.30通過重新設計使其在SMIC 0.18CMOS模型下通過晶體管級仿真。第9周5.15.7提供SMIC 0.18CMOS模型下通過晶體管級仿真報告。第10周5.85.14提供2.5GHz PLL鎖定檢測電路晶體管級仿真報告。第11周5.155.21用Verilog硬件描述語言編寫檢測電路原代碼，并進行后期檢查。第12周5.225.28畢業設計論文。第13周5.296.4完成畢業設計論文。第14周6.56.11完成畢業設計

5、答辯。主要參考書目(資料)主要參考書目(資料)1、 相關論文（電子版）；2、 蔣林：XDD6999鎖相環單元設計方案draft2.0，2004；3、 CMOS模擬電路設計；4、 HSPICE手冊；5、 CANENCE手冊；褚振勇 翁木云, FPGA設計及應用, 西安：電子科技大學出版社，2003.7；主要儀器設備及材料1、SUN工作站；2、EDA工具軟件（CANENCE HSPICE等）；3、相關的圖書資料。論文(設計)過程中教師的指導安排每周聽取學生工作匯報，并進行專門指導至少12次；隨時解決學生設計中遇到的問題。對計劃的說明無西安郵電學院畢業設計(論文)開題報告計算機科學與技術院（系） 電

6、子信息科學與技術 專業 2002 級 03班課題名稱： 2.5 G Hz PLL 鎖定檢測電路分析實現學生姓名： 廖建軍 學號： 04022091指導教師： 蔣林 報告日期： 2006年03月13日 1.本課題所涉及的問題及應用現狀綜述本課題來源于科研項目，PLL即鎖相環在顯示電子學和通信領域中獲得廣泛的應用。隨著VLSI技術的發展，使得高速鎖相環的設計與實現成為了可能。鎖相環是把輸出相位和輸入相位相比較的反饋系統。本課題就是要在廣泛調研、收集資料的基礎上，深入PLL的工作原理，理解鎖相環的電路結構，認識到鎖相環由三部分組成，分別是鑒相器PD、低通濾波器LPF、壓控振蕩器VCO。鑒相器的功能是

7、完成相位的比較，低通濾波器的功能是濾去高頻分量，振蕩器的功能是改變震蕩頻率。鎖相環是鑒相器與壓控振蕩器組成的反饋系統，鑒相器比較輸入和輸出的相位，產生一個誤差去改變VCO的振蕩頻率，直到相位對齊，也就是達到相位鎖定。本課題所涉及的主要問題是對輸入信號和反饋信號的檢測,以便檢測出鎖相環是否達到了鎖定狀態,再對高速2.5GHz PLL鎖定檢測電路進行一定層次的正向設計，在此基礎上對反向提取的全定制電路進行分析整理，通過重新設計使其在SMIC 0.18CMOS模型下通過晶體管級仿真并用Verilog硬件語言描述，為全電路的工藝移植打下基礎。高速鎖相環在各種工程項目中有著廣泛的應用。高速鎖相環在跟蹤濾

8、波器中有著重要作用，跟蹤濾波器是一個帶通濾波器，其中心頻率能自動地跟蹤輸入信號載波頻率的變化。由鎖相環路工作原理知道，鎖相環路本身就具有這樣的性能；高速鎖相環在調制器與解調器中、在頻率合成、載波同步、位同步、FM立體聲解碼、彩色副載波同步、電動機轉速控制、鎖相接收機中有著重要的作用。 此外，高速鎖相環也用在相移器、頻率變換、自動跟蹤調諧、微波鎖相頻率源中。2本課題需要重點研究的關鍵問題、解決的思路及實現預期目標的可行性分析本課題需要重點研究的關鍵問題是理解鎖相環檢測的原理,鎖相環對輸入信號和反饋信號是如何比較而得出鎖相環鎖定的,最終完成2.5G HZ PLL鎖定檢測電路的正向設計方案,在此基礎

9、上對反向提取的全定制電路進行分析整理，通過重新設計使其在SMIC 0.18CMOS模型下通過晶體管級仿真。在研究該問題之前要通過閱讀有關PLL的書籍和CMOS集成電路的設計方法。對鎖相環的工作原理有一個清晰的認識。對鎖相環的結構要深入到內部的每一個晶體管。必須具備模擬電路設計的基本知識，認真復習模擬電路的基本知識，掌握模擬CMOS集成電路設計方法及其基本原理。對PLL鎖相環結構的認識，要從PLL應該分為幾大模塊，每個模塊的功能是什么，每一個模塊的內部結構是怎樣構成的，由幾個晶體管構成，都要弄清楚，并提交鎖相環工作原理分析報告。最后再進行正向設計方案得制定,以及進行后續的工作.雖然本課題是要設計

10、一個高速的鎖相環檢測電路,有一定的困難,但從理論分析上看,達到本課題的要求是完全可能的,隨著VLSI技術的發展,模擬IC的設計技術有了巨大的提高,模擬IC的速度可以比數字IC的速度提高很多倍,尤其是集成電路朝著深亞微米工藝的發展,集成電路的速度完全可以達到本課題所要完成的2.5G HZ。從使用的工具上看,完成本課題也是可以的,再完成本課題的過程中使用了HSPICE仿真工具和CANDNCE等EDA仿真工具, SUN工作站, UNIX操作系統.這些工具和軟件的使用,完全可以滿足高速PLL設計的要求。3.完成本課題的工作方案完成本課題要認真復習模擬電路的基本知識，掌握模擬CMOS集成電路設計方法及其

11、基本原理。并對PLL鎖相環的結構有一個清晰的認識.要學習晶體管級電路的設計方法，學習HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使用，SUN工作站的使用方法，學習UNIX操作系統的基本操作。熟練掌握MATLAB的使用,為此制定完成本課題的工作方案如下： 第一周:完成知識儲備，認真復習模擬CMOS集成電路設計方法及其基本理；第二周:掌握PLL 的工作原理，學習UNIX操作系統的基本操作，提交畢業設計開題報告,提交鎖定檢測工作原理分析報告； 第三周:學習HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使用； 第四周:完成2.5G HZ PLL 鎖定檢測電路的正向設計方案

12、，提供2.5G HZ PLL鎖定檢測電路的正向設計方案報告； 第五周:對反向提取的全定制電路進行分析整理； 第六周:繼續對反向提取的全定制電路進行分析整理； 第七周:提供分析整理報告，并進行中期檢查； 第八周:通過重新設計使其在SMIC 0.18CMOS模型下通過晶體管級仿真； 第九周:提供SMIC 0.18CMOS模型下通過晶體管級仿真報告； 第十周:提供2.5GHz PLL鎖定檢測電路晶體管級仿真報告，并提供報告； 第十一周:用Verilog硬件描述語言編寫檢測電路原代碼，并進行后期檢查； 第十二周:畢業設計論文； 第十三周:完成畢業設計論文；第十四周:完成畢業設計答辯；4指導教師審閱意見

13、 廖建軍同學通過收集和閱讀文獻資料，了解了2.5GPLL鎖定檢測線路分析實現課題的任務要求研究現狀，認識到了課題中的關鍵技術問題,提出了解決思路，方案可行,計劃合理。指導教師(簽字)：蔣林 2006 年 03 月 15 日說明：本報告必須由承擔畢業論文(設計)課題任務的學生在畢業論文(設計) 正式開始的第1周周五之前獨立撰寫完成，并交指導教師審閱。西安郵電學院畢業設計 (論文)成績評定表學生姓名廖建軍性別男學號02042091專 業班 級電子0203班課題名稱2.5GHz PLL 鎖定檢測電路分析實現課題類型科研題目難度較難畢業設計（論文）時間2006 年3月6日6月 11日 指導教師蔣林 (

14、職稱：教授)課題任務完成情況論 文 (千字)； 設計、計算說 明書 (千字)； 圖紙 (張)；其它(含附 件)：指導教師意見 廖建軍同學的畢業設計完成了2.5GPLL鎖定檢測電路的反向分析和設計實現工作。論文屬于模擬集成電路設計，難度和工作量大，完成情況良好。論文寫作規范，是一篇優秀的本科畢業設計論文分項得分：開題調研論證 8 分； 課題質量（論文內容） 48 分； 創新 8 分；論文撰寫（規范） 14 分； 學習態度 9 分； 外文翻譯 5 分指導教師審閱成績：92指導教師(簽字)：蔣林 2006年 6 月7 日評閱教師意見該同學完成了2.5GPLL鎖定檢測電路的反向分析和正向的實現方案，設

15、計方案合理，理論分析有依據，實驗數據準確。論文書寫規范，條理清楚。分項得分：選題 9 分； 開題調研論證 8 分； 課題質量（論文內容） 46 分； 創新 8 分；論文撰寫（規范） 14 分； 外文翻譯 5 分評閱成績：90 評閱教師(簽字)：邢立冬 2006 年6 月8 日驗收小組意見 各項準備充分，資料詳實，工作量較大，很好的完成了反向分析任務，有較強的獨立解決問題的能力?；卮饐栴}準確，演示熟練。分項得分：準備情況 9 分； 畢業設計（論文）質量 65 分； （操作）回答問題 18 分驗收成績：92驗收教師(組長)(簽字)：杜慧敏 2006年6 月9 日答辯小組意見 準備充分，表達清楚，概

16、念應用準確，回答問題清晰、正確。分項得分：準備情況 14 分； 陳述情況 36 分； 回答問題 35 分； 儀表 5 分答辯成績： 90 答辯小組組長(簽字)： 杜慧敏 2006 年 06 月 11 日成績計算方法(填寫本院系實用比例)指導教師成績 20 () 評閱成績 30 () 驗收成績 30 () 答辯成績 20 ()學生實得成績(百分制)指導教師成績 92 評閱成績 90 驗收成績 92 答辯成績 90 總評 91 答辯委員會意見 （略）畢業論文(設計)總評成績(等級)： 優 院（系）答辯委員會主任(簽字)： 院（系）簽章) 2006 年 6 月 11 日備注西安郵電學院畢業論文(設計

17、)成績評定表(續表)2.5G Hz PLL 鎖定檢測電路分析實現目 錄摘要IAbstractII1引言12 2.5G Hz PLL鎖定檢測電路工作原理分析22.1 鎖相環結構簡介22.2 鎖相環的作用簡介22.3 鎖定檢測33 2.5G Hz PLL鎖定檢測電路總體設計方案53.1 概述53.2 設計目標63.3 頂層設計方案73.4 驗證與測試114 2.5G Hz PLL鎖定檢測電路反向提取分析124.1 鎖定檢測電路外部引腳124.2 鎖定檢測電路內部結構134.3 鎖定檢測電路的實現154.4 反向提取的鎖定檢測電路圖165 2.5GHz PLL鎖定檢測電路SMIC0.18工藝下重新設

18、計175.1 反相器設計175.2 D觸發器設計185.3 計數器設計185.4 十八輸入或非門設計195.5 與非門設計205.6 時鐘設計215.7 鎖定檢測電路設計小結216 2.5G Hz PLL 鎖定檢測電路HSPICE 下晶體管級仿真226.1 觸發器模塊仿真測試226.2 異或門仿真測試236.3 十八輸入或非門仿真測試246.4 與非門仿真測試256.5 鎖定檢測電路整體仿真測試267 2.5G Hz PLL 鎖定檢測電路verilogHDL 語言描述307.1 基本模塊的描述307.2 鎖定檢測電路的整體描述328 結論33致 謝84參考文獻84附錄：鎖定檢測電路的Veril

19、og硬件語言描述842.5G Hz PLL 鎖定檢測電路分析實現摘 要在集成電路設計中，需要使芯片上內部時鐘和外部時鐘同步，希望在外部時鐘輸入的高頻率下使用芯片的內部時鐘?；谝陨蟽牲c，鎖相環常常用于產生芯片上的內時鐘。但是隨著處理器頻率的提高，傳統的數字鎖相環已經不能滿足要求。在本文中，我們將展現一個新的鎖相環鎖定檢測方法。鎖定檢測的功能是檢測鎖相環是否達到鎖定。2.5G Hz PLL 鎖定檢測電路分析實現，就是要完成鎖定檢測電路的正向總體設計方案，鎖定檢測電路的反向提取，再在反向提取電路的基礎上在SMIC0.18 um 工藝下進行重新設計，并完成HSPICE下的晶體管級仿真。2.5G Hz

20、 PLL 鎖定檢測電路分析實現的難點與重點是反向電路的提取和SMIC0.18 工藝下的重新設計。本文所討論的鎖相環能夠鎖定更高頻率的時鐘。該鎖定檢測電路采用比較成熟的SMIC0.18 um工藝。鎖相環的壓控震蕩器的輸出頻率可以高達2.5GHZ。另外，該鎖相環能夠鎖定高達到2.5GHZ 的輸出頻率。我們采用模擬電路來代替以往的數字的鎖定檢測電路。在SMIC0.18 um工藝下，采用本文所討論的鎖定檢測電路而設計的鎖相環相對其他的鎖相環而言，具有更大的優越性。關鍵詞：鎖相環 鎖定檢測 SMIC0.18um工藝 集成電路AbstractIn integrated circuit design,we

21、need to make the internal clock and the exterior clock of the chip synchronous, we also hope to use the internal clock of the chip under the high frequency clock of the exterior .According to the above , Phase-locked loops (PLLs) are usually used to create inside clock of the chip .But along with th

22、e exaltation of the processor frequency, the traditional digital PLL has already can't satisfy the request. In this paper, a new method of PLL lock detector will be presented. The function of the PLL lock detector is to test PLL whether attain to target or not. The analysis and realization of th

23、e 2.5 GHz PLL lock detector is to complete total design project, to complete the anti- to distill of circuit, base on the anti- to distill of the circuit and carry on re- designing in the process of SMIC0.18um, and complete the HSPICE simulation of the transistor class .The difficulty and importance

24、 of analysis and realization of circuit of 2.5 GHz PLL lock detector is the anti- to distill of the circuit and re-design under the process of SMIC0.18um.The PLL this text discussed can target the clock which has a higher frequency. the lock detector circuit adoption the process of SMIC0.18um which

25、is more mature now. The output of the VCO can be up to the 2.5 GHz. Moreover, the lock detector circuit is able to lock to form a 2.5 GHz output signal .We adoption the analog circuit instead of digital lock detector circuit. A PLL based on this type of lock detector demonstrated superior performanc

26、e over other PLLs in this SMIC0.18um process.Key Words: PLL,lock detector,SMIC0.18um, integrated circuit 322.5G Hz PLL 鎖定檢測電路分析實現1引言鎖相環主要用在實現頻率和成和頻率倍增方面，在電子學和通信領域中得到廣泛應用,正如文獻1中所介紹，鎖相環也用在集成電路中，使得集成電路芯片上的內部時鐘與外部時鐘同步，使得可以在外部時鐘輸入的高頻率下使用芯片的內部時鐘。但是傳統的鎖相環鎖定檢測電路往往采用數字電路來實現或者是采用工藝比較落后的模擬電路來實現。正如文獻2所述，隨著時鐘頻率的

27、提高，這種鎖相環將不能完成鎖定檢測，其不足之處逐漸顯露出來。隨著集成電路工藝的改進，尤其是SMIC0.18um 工藝的成熟，使得設計高速的鎖定檢測電路成為了可能。文獻3中討論了一種基于SMIC0.18um 工藝的2.7G Hz的高速模擬鎖相環，具有這樣高頻率的鎖相環可以滿足現代電路系統的需要，設計高速的鎖定檢測電路也就成了必然。高速模擬鎖定檢測電路的設計，最好的辦法是參考以往的鎖定檢測電路圖，分析鎖定檢測電路的功能，再在新的工藝下設置電路參數，最終完成鎖定檢測電路的設計。在本論文中，討論了2.5 G Hz PLL 鎖定檢測電路的實現，就是要在完成正向總體設計后，在反向提取電路的基礎上，從晶體管

28、分析鎖定檢測電路，利用所提取的電路在當前已很成熟的SMIC0.18 工藝下重新設計，完成對晶體管參數的調試，并且通過高精度的HSPICE下的晶體管級仿真，使得鎖定檢測的頻率能夠檢測到高速鎖相環是否到達鎖定。從而推動鎖相環的應用。2 2.5G Hz PLL鎖定檢測電路工作原理分析2.1 鎖相環結構簡介 鎖相環的基本結構如圖2-1：圖2-1鎖相環的基本結構 主要由四部分組成：鑒頻鑒相器phase detector、低通濾波器lowpass filter、壓控振蕩器voltage controlled oscillator、分頻器frequency divider。鑒頻鑒相器的功能是實現輸入時鐘與輸

29、出時鐘的相位比較，當二者的相位達到一致時，表示鎖相環達到鎖定，否則鎖相環沒有達到鎖定，此時鑒頻鑒相器將輸出一個控制信號到低通濾波器，經過低通濾波器后到達壓控震蕩器，使壓控震蕩器改變輸出時鐘的頻率相位，使之的相位與輸出時鐘的相位保持一致。 低通濾波器的功能是實現濾波功能，由于由鑒頻鑒相器輸出的信號包含一定的高頻部分，這些高頻部分對壓控震蕩器來說是不需要的，使壓控震蕩器工作不正常，所以要采用低通濾波器來濾去信號中的高頻部分。 壓控震蕩器的功能是，接收從鑒頻鑒相器輸出的經濾波的信號，使之控制壓控震蕩器改變輸出時鐘的頻率和相位。 如果直接將輸入信號與輸出信號進行相位的比較，由于輸出時鐘頻率高，難于實現

30、。分頻器的功能是對輸出信號進行分頻，將其頻率變低，以便與輸入信號進行相位，頻率的比較。2.2 鎖相環的作用簡介鎖相在電子學、通信、和儀器中有著廣泛的應用，主要用于頻率倍增和頻率合成。圖2-2就是一個頻率倍增電路圖。圖2-2 頻率倍增圖輸入端相位或頻率變化會引起相應的輸出量變化N倍，該電路與電壓放大器不同，鎖相環提供了一個精確的值等于M的放大系數，這個特點是由于有無窮大的環路增益，其次，輸出頻率可以通過改變除數因子N而改變。圖2-3就是一個頻率合成的電路圖。圖2-3 頻率合成圖該電路圖與頻率倍增電路圖有著相似之處，此處就是除數因子N 是可以改變的，可以根據模式的選擇來改變。頻道控制是一個數字，用

31、于改變N 的值，由于 ，所以的相對精度與的相等。2.3 鎖定檢測2.3.1 鎖定檢測的功能鎖定檢測的功能就是實現輸入時鐘與輸出時鐘的比較，包括頻率，相位的比較。當二者的頻率、相位一致時表示鎖相環達到了鎖定。鎖定檢測的方法很多，可以使用一個異或門來實現功能，當兩個輸入時鐘相位、頻率不同時，輸出結果不全為0，此時表示鎖相環沒有達到鎖定。當兩個輸入時鐘的相位、頻率相同時，輸出結果全為0，此時表示鎖相環達到了鎖定。一個簡單可行的辦法是對兩個時鐘進行計數操作，從某一時刻開始，如果在一個時間段內，兩個計數器的計數值相等，則表示，輸入時鐘與輸出時鐘的相位達到了鎖定。由于兩個時鐘的頻率都比較高，如果直接進行計

32、數操作，計數器的設計將變得很困難。所以還要對兩個時鐘進行分頻，使之頻率降低，這樣才容易設計計數器。下面采用計數器來實現鎖定檢測。2.3.2 鎖定檢測的實現a 電路圖說明電路圖如圖2-4，div1模塊對時鐘clka進行分頻，div2模塊對時鐘clkb進行分頻，兩個分頻模塊的分頻系數應該一樣。Countera對clkadivn進行計數操作，counterb對clkbdivn進行計數操作，compare模塊對兩個計數器的計數值進行比較。當二者的計數值相等時輸出1，否則輸出0。圖2-4 鎖定檢測電路模塊劃分b 鎖定檢測的時序說明鎖定檢測要滿足的時序如下，對照鎖定檢測的電路圖分析如下：圖2-5 滿足鎖定

33、時的時序圖圖2-6 不滿足鎖定狀態的時序圖2-5是鎖相環達到鎖定檢測的時序圖，從圖中可以看出，完成鎖定檢測時輸出為保持的高電平。圖2-6是鎖相環沒有達到鎖定的時序圖，從圖中可以看出，鎖定檢測的輸出結果不唯一，有時保持高電平，有時保持低電平。3 2.5G Hz PLL鎖定檢測電路總體設計方案3.1 概述鎖相環是把輸出相位和輸入相位相比較的反饋系統。 2.5G Hz PLL鎖定檢測電路完成的功能是將輸入信號與輸出的反饋信號相比較，檢測輸入信號與輸出信號是否達到了鎖定。完成檢測任務，就是要檢測兩個信號的周期是否一樣，二者的相位之差是否達到了穩定。完成此功能，簡單可行的辦法是對兩個信號分別用計數器進行

34、計數操作，若在相同的時間內兩個信號的脈沖數目相等，則表明鎖相環達到了鎖定。對兩個計數器而言，需要有復位信號，使能信號，來對計數器進行控制。由于該鎖定檢測電路的時鐘頻率很高，所以不采用基本的數字計數器，而要采用直接用CMOS晶體管搭建的模擬計數器。對兩個輸入進行計數的模塊是時序電路模塊，所有的時序必須滿足時序的要求。如何比較兩個計數器的輸出是否一致，采用一個兩輸入的同或門來實現，兩個輸入都是三位的數據輸入，同或門的輸出是一位的數據輸出，當二兩個輸入數據相同時，同或門輸出高電平，代表鎖相環達到了鎖定，否則同或門輸出為低電平，代表兩個輸入數據不相同，鎖相環沒有達到鎖定。對兩個計數器輸出進行比較的同或

35、門模塊采用的是組合邏輯。從外部看如圖3-1，完成鎖相環鎖定檢測電路的輸入端口有輸入脈沖clkA，clkB，復位信號reset，使能信號enable。輸出端口有輸出脈沖q。圖3-1 鎖定檢測整體電路圖3.2 設計目標3.2.1 功能定義2.5G Hz PLL 鎖定檢測電路的電路模型如下，該電路的功能是完成對輸入時鐘clkA，clkB進行比較，以便檢測二者是否有相同的時鐘周期，相同的相位。當二者的周期相同，相位差固定，則輸出q輸出為高電平，否則q輸出為低電平。在輸入端有兩個控制信號，該電路采用異步復位，復位信號reset的優先權最高，當其為低電平時，整個電路復位。使能信號enable，當其為高電平

36、時，整個電路開始工作。3.2.2 引腳描述引腳描述如表3-1表3-1 鎖定檢測的引腳描述端口名稱 端口說明 clkA 輸入信號A clkB 輸入信號B reset 復位信號 enable 使能信號 Q 檢測輸出輸入引腳clkA是1位的輸入時鐘，也是參考時鐘。檢測鎖定的標準，就是以該時鐘為參考標準的。輸入引腳clkB也是1位的輸入時鐘，clkB時鐘是壓控振蕩器的輸出信號經過分頻后得到的，此時鐘就是需要和參考時鐘clkA進行檢測比較的時鐘。復位引腳reset是復位信號的輸入端口，當其為低電平時，電路的所有模塊都復位，包括內部寄存器清零，輸出端口清零。使能引腳enable是使能信號的輸入端口，當其為

37、高電平時，電路開始工作，當其為低電平時，整個電路都不能工作。輸出引腳q是檢測比較的輸出端口，當電路檢測到鎖相環達到鎖定時，該端口輸出為高電平。3.2.3 接口時序兩個輸入時鐘的周期、相位固定時，整個電路模塊的工作時序如圖3-2： 圖3-2 鎖定檢測鎖定時的工作時序當復位信號有效時，輸出信號清零。當電路正常工作時，兩個輸入時鐘的周期相同，相位固定，輸出結果為高電平，代表鎖相環達到鎖定。兩個輸入時鐘的周期不同，相位不固定時，整個電路的工作時序如圖3-3： 圖3-3鎖定檢測沒有鎖定時的工作時序當電路正常工作時，檢測到輸入時鐘的周期，相位不同，表示鎖相環沒有達到鎖定，輸出結果為低電平。3.3 頂層設計

38、方案3.3.1 模塊劃分模塊如圖3-4，根據本電路要完成的功能，將本電路分為三個模塊：兩個計數器模塊counterA，counterB，一個計數器結果比較模塊norgate。圖3-4 鎖定檢測的模塊劃分計數器模塊counterA模塊，完成對clkA的計數操作。計數器模塊counterB模塊，完成對clkB的計數操作。比較模塊，完成兩個計數操作模塊的比較。3.3.2 clkA計數器模塊a 功能本模塊的功能是對clkA輸入信號進行計數操作，輸入時鐘信號為clkA。輸出結果為qA2：0，三位寬，進行模8計數操作。reset為異步復位信號，當其為低電平時，計數器內的寄存器清零。enable為使能信號，

39、當其為高電平時，計數器才能工作。所以，當復位信號無效，使能信號有效時，計數器在輸入時鐘的驅動下，進行計數操作。b 接口說明輸入引腳clkA，是外部時鐘輸入端口，1位寬度。輸入引腳reset為復位信號輸入端口，1位寬度。輸入引腳enable為外部使能信號輸入端口，1 位寬度。輸出引腳qA2：0為計數器的輸出端口，3位寬度。本計數器是模8計數器，異步復位。c 時序說明本模塊要滿足的時序如圖3-5：圖3-5參考時鐘計數器模塊的時序當reset有效時，即當其值為0時，輸出為0，從時序圖中可以看出，當qA的值為3時，由于是異步復位，當復位信號有效時，輸出結果變為0。只有使能信號有效時，計數器才開始工作，

40、在時序圖中，當qA為5時，使能信號為低電平，計數器保持計數值。3.3.3 clkB計數器模塊a 功能本模塊的功能是對clkB輸入信號進行計數操作，輸入時鐘信號為clkB。輸出結果為qB2：0，三位寬，進行模8計數操作。reset為異步復位信號，當其為低電平時，計數器內的寄存器清零。enable為使能信號，當其為高電平時，計數器才能工作。所以，當復位信號無效，使能信號有效時，計數器在輸入時鐘的驅動下，進行計數操作。b 接口說明輸入引腳clkB，是外部時鐘輸入端口，1位寬度。輸入引腳reset為復位信號輸入端口，1位寬度。輸入引腳enable為外部使能信號輸入端口，1位寬度。輸出引腳qB2：0為計

41、數器的輸出端口，3位寬度。本計數器是模8計數器，異步復位。c 時序說明本模塊要求滿足的時序條件如圖3-6：圖3-6 反饋時鐘計數器模塊時序當reset信號有效時，計數器的寄存器清零。由于是異步復位，所以復位信號的優先級最高。當enable有效時，計數器開始計數操作。當沒有復位信號，且使能信號有效時，計數器完成的是模8計數。3.3.4 同或比較模塊a 功能本模塊完成的功能是實現對兩個計數器的輸出結果進行比較。什么時候進行比較，取決于對參考clkA時鐘的計數器的輸出，當參考時鐘的計數器的輸出為7時，即參考時鐘已經完成8個脈沖的計數，此時在看對clkB進行計數的計數器的值是否為7，若是，比較結果為高

42、電平，否則輸出為低電平。本模塊的驅動是靠qA來驅動的。當輸出為高時表明鎖相環達到了鎖定。b 接口說明本模塊有三個輸入，一個輸出。其中輸入信號qA，qB，分別是計數器counterA，counterB的輸出。reset是復位信號的輸入，采用的是異步復位，當其為低電平時有效，輸出和內部寄存器復位。本模塊完成的比較不是任何時候都在比較qA，qB，而是當qA為7時，才進行比較。c 時序說明本模塊的時序圖要滿足的要求如圖3-7：下圖是當輸入的時鐘的頻率、相位不同時，計數器的計數結果不同，檢測輸出結果將會是輸出低電平，表示鎖相環沒有達到鎖定。圖3-7 未鎖定時的時序圖3-8是當輸入時鐘的頻率和相位相同時，

43、計數器的計數結果相同，檢測輸出的結果是輸出高電平，表示鎖相環達到了鎖定。圖3-8鎖定時的時序3.4 驗證與測試設計驗證：鎖相環鎖定檢測電路的實現，采用兩個計數器來對兩個輸入信號進行計數操作，以便比較在相同的時間內，兩個計數器對兩個輸入時鐘的計數值是否相等。這種方法是可行的，當兩個計數器的值在任何時刻都相同時表明兩個輸入 時鐘的頻率和相位相同，鎖相環達到鎖定狀態，否則鎖相環沒有達到鎖定狀態。物理驗證：實現三位的計數器，由于計數器的計數頻率很高，所以不能采用一般的現成的計數器，而要用晶體管搭建一個計數器。對同或比較電路也是如此。完成本課題采用了三個模塊來實現，其中兩個是計數器模塊，一個是同或比較模

44、塊。對本設計方案設計的電路的測試，要分為四步來進行。第一步，對參考時鐘的計數器進行測試，主要測試的是復位信號有效時，計數器的內部寄存器是否清零。對使能信號進行測試，測試當使能信號無效時，計數器是否保持原有的計數值。測試計數器對時鐘頻率的要求，要求計數器正常工作，輸入時鐘的頻率要在什么范圍內。由于是采用的模擬計數器，所以完成了計數器的功能測試后，還要測試計數器的靈敏度，抗噪聲性能。第二步，再按第一步的要求測試輸入時鐘的計數器。第三步，測試同或比較模塊，由于是采用的組合邏輯模塊，主要測試輸入復位信號的功能，當復位信號有效時，輸出信號是否為低電平，測試數據變化的頻率范圍，最高的變化頻率，最后還要測試

45、比較器的靈敏度，抗噪聲性能。第四步，將計數器和同或比較模塊連接成完成本課題的電路，對整個電路進行測試。先測試復位信號，再測試使能信號的功能，整個電路所允許的輸入時鐘的最高頻率，是否滿足課題所要達到的時鐘頻率。4 2.5G Hz PLL鎖定檢測電路反向提取分析4.1 鎖定檢測電路外部引腳4.1.1 鎖定檢測電路圖圖4-1 鎖定檢測電路圖4.1.2 輸入引腳 鎖定檢測的輸入引腳如下： clka為輸入的參考時鐘，其輸入時鐘的頻率可高達156.25MHz。clkb為鎖相環輸出時鐘經由分頻器進行16分頻得到的時鐘，鎖定檢測的目的就是要檢測clkb是否與輸入參考時鐘具有相同的頻率和相位。輸入信號rst為復

46、位端，當其為高電平時，整個鎖定檢測電路的內部寄存器都復位。當其為低電平時，輸入時鐘的控制下，檢測電路開始工作。4.1.3 輸出引腳鎖定檢測的輸出引腳為參考時鐘clka的輸出，其輸出頻率與clka相同。輸出引腳q為鎖定檢測的輸出端，當鎖定檢測電路達到鎖定時，在檢測到達到鎖定時，輸出端q保持為高電平，當鎖定檢測電路檢測到兩個時鐘沒有達到鎖定時，輸出端保持為低電平。4.2 鎖定檢測電路內部結構4.2.1 觸發器鎖定檢測內部總共有42個觸發器，每個觸發器由30個CMOS晶體管組成。觸發器有時鐘輸入端，數據輸入端，復位信號輸入端，兩個輸出端口。觸發器為時鐘的上升沿觸發，復位信號為低電平時，觸發器復位。觸

47、發器的內部結構如圖4-2： 圖4-2 D觸發器內部結構4.2.2 異或門鎖定檢測內部總共有19個異或門，每個異或門有兩個輸入端口，一個輸出端口，異或門采用13個晶體管組成，如圖4-3。圖4-3 二輸入異或門4.2.3 反向器鎖定檢測內部的反向器為由兩個CMOS晶體管組成。由于PMOS晶體管的空穴移動速度沒有電子移動的速度快，所以PMOS晶體管的溝道寬度要比NMOS晶體管的寬。4.2.4 與非門鎖定檢測內部有兩輸入的與非門，三輸入的與非門，四輸入的與非門。4.2.5 或非門鎖定檢測內部有一個18輸入的或非門，用來檢測兩個計數器的計數值是否一樣，構成一個比較電路，如圖4-4。圖4-4 18輸入或非

48、門4.3 鎖定檢測電路的實現 4.3.1 計數器鎖定檢測內部有兩個18位的計數器，計數器采用D觸發器來構成，與傳統的同步計數器相比，本設計中沒有采用同步計數，而采用異步計數。構成的計數器如圖4-5：圖4-5 18位計數器該計數器中的18個D觸發器采用相同的復位端。4.3.2 比較模塊比較模塊的電路圖如圖4-6：圖4-6 比較電路圖比較模塊采用17個異或門和一個18輸入的或非門組成，18輸入或非門的一個輸入端采用的是計數器的最高位經過一定的控制電路到達18輸入或非門的輸入端，此控制位好比一個檢測開關，當鎖定參考時鐘計數器和反饋時鐘計數器的計數值相同時，且參考時鐘計數器的最高位已經計數到1時，控制

49、電路的開關打開，讓十八輸或非門輸出一個時鐘寬度的高電平。4.3.3 控制模塊控制模塊的作用是為了在參考時鐘計數器的最高位計數到1時，對整個計數器電路進行復位操作，以便進行下一次的比較，之所以不采用最高位的反向來進行復位，是為了使復位達到與時鐘的同步，以維持系統工作的穩定。如圖4-7：圖4-7 控制電路圖4.4 反向提取的鎖定檢測電路圖 反向提取的電路圖為圖4-8圖4-8 鎖定檢測電路圖鎖定檢測電路左邊為參考時鐘、反饋時鐘輸入端，復位信號輸入端。復位信號為高電平時，整個電路復位。右邊的端口為輸出端，當檢測到兩個時鐘達到鎖定時，輸出端保持為高電平，當檢測到兩個時鐘沒有達到鎖定時，輸出端始終保持低電

50、平。鎖定檢測電路的功能是對參考時鐘和輸入的比較時鐘進行計數，在一定的時間內，若兩個計數器的計數值相同，就表示兩個時鐘是鎖定的，否則沒有鎖定。5 2.5GHz PLL鎖定檢測電路SMIC0.18工藝下重新設計5.1 反相器設計 反相器的設計采用的是用一個PMOS 和NMOS 晶體管來實現，在高速的電路中，反相器中晶體管的參數設計也是很重要的，為了達到反相器能夠正確地進行0和1的翻轉，由于PMOS晶體管中的空穴的移動速度比自由電子慢，所以為了達到對稱的效果，PMOS晶體管的寬度比NMOS大。在本設計中，PMOS的參數為溝道長180nm、溝道寬1.5um，NMOS的參數為溝道長180nm、溝道寬1.

51、2um。在鎖定檢測電路的整個電路中，所有的反相器都采用此參數。5.2 D觸發器設計 D觸發器的設計包含傳輸門的設計、反相器的設計、與非門的設計。傳統的D觸發器的數據輸入端都是直接接到傳輸門上，反向提取電路中的D觸發器的數據端都接到一個反相器上，再接入傳輸門上，以便使得在時鐘的上升沿進行計數。在鎖定檢測電路的整個電路中，所有的D觸發器都采用同樣的參數。5.2.1 傳輸門設計 傳輸門采用一個PMOS和一個NMOS晶體管來實現，對于傳輸門的參數，在本設計中采用的參數為PMOS長180nm、寬1.5um，NMOS的參數為長180nm、寬1.2um。5.2.2與非門的設計 在本設計中，D觸發器采用的是異

52、步復位，當復位端為低電平時，整個D觸發器的輸出為0。在設計與非門中采用的參數為PMOS長180nm、寬1.5um，NMOS的參數為長180nm、寬1.2um。結構如圖5-1：左邊的信號為輸入信號端口，右邊的為輸出信號端口。 圖5-1 二輸入與非門設計5.3 計數器設計 在本設計中，采用相同的D觸發器來設計一個18位的計數器，本計數器采用的是異步計數方式。采用統一的復位信號。設計的計數器如下，左邊依次為時鐘端、復位端，圖5-2為18位計數器的輸出端：圖5-2 計數器的設計5.4 十八輸入或非門設計5.4.1 十八輸入或非門的特點在鎖定檢測電路中，十八輸入或非門設計的好壞直接關系到鎖定檢測電路工作

53、的穩定。與傳統的或非門相比，反向提取電路的或非門只采用了幾個上拉PMOS晶體管的并聯來作為一個上拉PMOS晶體管。這就使得輸入信號不能任意接到或非門的輸入端，而必須進行選擇。5.4.2 十八輸入或非門設計的困難在高速的設計中是要避免使用或非門的，尤其是扇入和扇出都比較大的或非門。由于在本設計中，或非門實現的功能是鐘控或非門，只有當控制模塊的輸出端為0時，或非門開始工作。為此，控制模塊的輸出端必須接到十八輸入或非門的上拉PMOS晶體管的輸入端。當上拉PMOS的輸入端為低電平時，P管道通，如果鎖定檢測電路達到鎖定時，所有的NMOS晶體管的輸入端都為低電平，所有的NMOS晶體管都不導通，使得輸出為高電平。但是，如果鎖定檢測沒有達到鎖定時