1、第五講第五講 vhdl語言對基本電路行為的語言對基本電路行為的描述方法描述方法 提綱提綱l對設(shè)計實體的描述l對接口的描述：vhdl語言的entity結(jié)構(gòu)l對接口的描述：對象類型l對行為的描述：vhdl的architecture結(jié)構(gòu)l采用ieee 1164llibrary和 packagelconfigurationl簡單信號賦值語句l簡單信號賦值語句：信號的執(zhí)行機制l條件信號賦值語句l選擇信號賦值語句lvhdl中的延遲模型對設(shè)計實體的描述對設(shè)計實體的描述lvhdl語言主要是對設(shè)計對象進行描述寄存器，邏輯模塊，芯片，印制板，系統(tǒng)l數(shù)字系統(tǒng)的哪些方面需要我們描述接口：設(shè)計實體對外部的連接關(guān)系功能：

2、設(shè)計實體所進行的操作對接口的描述：對接口的描述：vhdl語言的語言的entity結(jié)構(gòu)結(jié)構(gòu)l接口是全部端口（port）的集合port是一種新的編程對象：信號port具有類型定義，如bitport具有工作模式定義：in, out, inout (雙向)對接口的描述對接口的描述: 對象類型對象類型lvhdl支持四種基本的對象類型：變量（variable）,常量（constant）,信號（ signal）和文件（file）l變量和常量類型和傳統(tǒng)的編程語言定義一致l信號類型是針對數(shù)字系統(tǒng)的描述而定義的與變量類型的區(qū)別在于信號值是與時間相聯(lián)系的信號的內(nèi)部表示是一個時間-值的序列!（該序列常被稱為信號的驅(qū)動

3、序列）entity描述實例描述實例對行為的描述：對行為的描述：vhdl的的architecture結(jié)構(gòu)結(jié)構(gòu)對行為的描述：對行為的描述：vhdl的的architecture結(jié)構(gòu)結(jié)構(gòu)l描述了輸出信號與輸入信號之間的關(guān)系：信號賦值語句定義了傳輸延遲類型bit在描述真實的物理信號上是不夠的：需要采用 ieee 1164定義采用采用ieee 1164采用采用ieee 1164l使用ieee 1164賦值系統(tǒng)之前需要加入library和package聲明語句library（庫）和（庫）和 package（包）（包）llibrariy中包含了映射到實際文件目錄的邏輯單元lpackage是類型定義，子程序和函

4、數(shù)的集合用戶定義的package和系統(tǒng)packageconfiguration（配置）（配置）configuration（配置）（配置）l將數(shù)字系統(tǒng)的接口與內(nèi)部的具體實現(xiàn)分離開來。一個entity可以有多個不同的architectureslconfigurations（配置）將 entity和一個特定的 architecture對應(yīng)起來綁定規(guī)則：默認和直接定義設(shè)計單元設(shè)計單元lvhdl程序由基本設(shè)計單元和次級設(shè)計單元組成l基本設(shè)計單元entityconfigurationpackage聲明這些都是獨立于其他設(shè)計單元的部分l次級設(shè)計單元package體architecture簡單信號賦值語句簡單

5、信號賦值語句簡單信號賦值語句簡單信號賦值語句l常數(shù)類型常數(shù)值在vhdl程序中是不能改變的。l在architecture中采用了信號和信號賦值語句內(nèi)部信號用來連接實際的電路元件l一條語句能夠轉(zhuǎn)入執(zhí)行的前提條件是表達式敏感表中的信號有事件（event）發(fā)生信號賦值語句和電路中的信號存在一一對應(yīng)的關(guān)系vhdl語句的執(zhí)行順序是由電路中的信號事件（event）的傳播來決定的。文本中的語句順序和實際的語句執(zhí)行順序沒有必然的聯(lián)系簡單信號賦值語句：信號的執(zhí)行機制簡單信號賦值語句：信號的執(zhí)行機制簡單信號賦值語句：信號的執(zhí)行機制簡單信號賦值語句：信號的執(zhí)行機制l如果沒有對信號作初始化處理，則信號的初始值是由信號類

6、型的默認初始值來確定的l信號的時刻-數(shù)值對的序列就構(gòu)成了一個波形ltransaction（處理）是信號賦值的內(nèi)部表示event（事件）對應(yīng)于信號賦值產(chǎn)生了新值一個transaction（處理）所引起的信號賦值有可能沒有改變信號的值簡單信號賦值語句：信號的執(zhí)行機制簡單信號賦值語句：信號的執(zhí)行機制l關(guān)于信號未來賦值的一個序列就構(gòu)成了該信號的一個驅(qū)動（driver）l信號的當前值就是序列頭部的transaction中的值簡單信號賦值語句：信號的執(zhí)行機制簡單信號賦值語句：信號的執(zhí)行機制l在一條信號賦值語句中可以定義多個波形元素l該語句描述了在未來時刻信號將要發(fā)生的transition每一個transi

7、tion就定義為一個波形元素簡單信號賦值語句：信號的執(zhí)行機制簡單信號賦值語句：信號的執(zhí)行機制l共享的總線信號值是如果確定的？l我們需要對共享的信號值進行“判決”提取全部驅(qū)動器隊列頭中的值按照判決函數(shù)確定信號的值l預(yù)定義的ieee 1164判決類型是 std_logic和std_logic_vector條件信號賦值語句條件信號賦值語句條件信號賦值語句條件信號賦值語句l第一個為真的表達式?jīng)Q定了輸出值！選擇信號賦值語句選擇信號賦值語句選擇信號賦值語句選擇信號賦值語句l“when others”子句可以用來保證所有的情況都被覆蓋到了！一個完整的一個完整的vhdl程序模板程序模板vhdl中的延遲模型中的

8、延遲模型l慣性延遲默認的延遲模型適合于描述電路單元，像與非門等的延遲l傳輸延遲適合于描述具有非常小慣性的物理器件，像連線的延遲全部的輸入事件（event）都傳輸?shù)捷敵鲂盘柹蟣delta延遲vhdl仿真器為了保證事件的正確執(zhí)行順序而自動插入的無窮小延遲vhdl中的延遲模型：慣性延遲中的延遲模型：慣性延遲lsignal = reject time-expression inertial value-expression after time-expression;l最常用的波形表達式vhdl中的延遲模型：慣性延遲中的延遲模型：慣性延遲vhdl中的延遲模型：中的延遲模型：delta延遲延遲vhdl中的延遲模型：中的延遲模型：delta延遲延遲vhdl中