1、數(shù)字邏輯實驗報告心得 數(shù)字邏輯是數(shù)字電路邏輯設計的簡稱，其內(nèi)容是應用數(shù)字電路進行數(shù)字系統(tǒng)邏輯設計。電子數(shù)字計算機是由具有各種邏輯功能的邏輯部件組成的，這些邏輯部件按其結(jié)構可分為組合邏輯電路和時序邏輯電路。下面是我?guī)淼挠嘘P數(shù)字邏輯試驗報告心得，盼望大家喜愛 數(shù)字邏輯試驗報告心得1 數(shù)字電路中，最基本的邏輯門可歸結(jié)為與門、或門和非門。實際應用時，它們可以獨立運用，但用的更多的是經(jīng)過邏輯組合組成的復合門電路。目前廣泛運用的門電路有ttl門電路和cmos門電路。 1、ttl門電路 ttl門電路是數(shù)字集成電路中應用最廣泛的，由于其輸入端和輸出端的結(jié)構形式都采納了半導體三極管，所以一般稱它為晶體管-晶體

2、管邏輯電路，或稱為ttl電路。這種電路的電源電壓為+5v，高電平典型值為3.6v(2.4v合格);低電平典型值為0.3v(0.45合格)。常見的復合門有與非門、或非門、與或非門和異或門。 有時門電路的輸入端多余無用，因為對ttl電路來說，懸空相當于“1”，所以對不同的邏輯門，其多余輸入端處理方法不同。 (1)ttl與門、與非門的多余輸入端的處理 如圖1-1為四輸入端與非門，若只需用兩個輸入端a和b，那么另兩個多余輸入端的處理方法是： 并聯(lián) 懸空 通過電阻接高電平 請點擊輸入圖片描述 圖1-1 ttl與門、與非門多余輸入端的處理 并聯(lián)、懸空或通過電阻接高電平運用，這是ttl型與門、與非門的特定要

3、求，但要在運用中考慮到，并聯(lián)運用時，增加了門的輸入電容，對前級增加容性負載和增加輸出電流，使該門的抗干擾實力下降;懸空運用，邏輯上可視為“1”，但該門的輸入端輸入阻抗高，易受外界干擾;相比之下，多余輸入端通過串接限流電阻接高電平的方法較好。 (2)ttl或門、或非門的多余輸入端的處理 請點擊輸入圖片描述 如圖1-2為四輸入端或非門，若只需用兩個輸入端a和b，那么另兩個多余輸入端的處理方法是：并聯(lián)、接低電平或接地。 并聯(lián) 低電平或接地 請點擊輸入圖片描述 圖1-2 ttl或門、或非門多余輸入端的處理 (3)異或門的輸入端處理 異或門是由基本邏輯門組合成的復合門電路。如圖3.2.3為二輸入端異或門

4、，一輸入端為a，若另一輸入端接低電平，則輸出仍為a;若另一輸入端接高電平，則輸出為a，此時的異或門稱為可控反相器。 請點擊輸入圖片描述 請點擊輸入圖片描述 圖1-3 異或門的輸入端處理 在門電路的應用中，常用到把它們“封鎖”的概念。假如把與非門的任一輸入端接地，則該與非門被封鎖;假如把或非門的任一輸入端接高電平，則該或非門被封鎖。 由于ttl電路具有比較高的速度，比較強的抗干擾實力和足夠大的輸出幅度，在加上帶負載實力比較強，因此在工業(yè)限制中得到了最廣泛的應用，但由于ttl電路的功耗較大，目前還不適合作大規(guī)模集成電路。 數(shù)字邏輯試驗報告心得2 課程剛起先的時候，對eda技術很生疏，也感到很茫然，

5、也特別沒有信念，當接觸到可編程器件的時候，看到大家同樣感到很迷惘。或許，在學習eda的時候，我應當比別人更有些優(yōu)勢，在雙學位計算機的課程里我已經(jīng)學過數(shù)字邏輯，而eda的一些內(nèi)容也是和數(shù)字邏輯干脆相關聯(lián)的。 通過一學期的努力學習，查閱了一些相關技術的書籍，書中通過大量的圖示對pld硬件特性與編程技術進行了形象的講解，不僅融合了之前學習的關于電路設計的學問還將eda的技術加入其中。對vhdl語言的詳盡講解更是讓我深刻理解了vhdl語言的編程原理。由于本門課程是一門硬件學習課程，所以試驗必不行少。通過課程最終試驗，我體會一些vhdl語言相對于其他編程語言的特點。 在接觸vhdl語言之前，我已經(jīng)學習了

6、c語言，匯編語言，而相對于這些語言的學習，vhdl 具有明顯的特點。這不僅僅是由于vhdl作為一種硬件描述語言的學習須要了解較多的數(shù)字邏輯方面的硬件電路學問，包括目標芯片基本結(jié)構方面的學問更重要的是由于vhdl描述的對象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨立、互不相關的，也可以是互為因果的。這表明，在任一時刻，電路系統(tǒng)可以有很多相關和不相關的事務同時并行發(fā)生。例如可以在多個獨立的模塊中同時入行不同方式的數(shù)據(jù)交換和限制信號傳輸，這種并行工作方式是任何一種基于cpu的軟件程序語言所無法描繪和實現(xiàn)的。傳統(tǒng)的軟件編程語言只能依據(jù)cpu 的工作方式

7、，以排隊式指令的形式來對特定的事務和信息進行限制或接收。在cpu工作的任一時間段內(nèi)只能完成一種操作。因此，任何困難的程序在一個單cpu的計算機中的運行，恒久是單向和一維的。因而程序設計者也幾乎只需以一維的思維模式就可以編程和工作了。 在學習的過程中，我深深體會到，學習不單單要將理論學問學扎實了，更重要的是實際動手操作實力，學完了課本學問，我并沒有覺得自己有多大的提高，相反的，每次做完試驗之后，都會感覺自己收獲不少，因此，我認為在老師今后的教學當中，應當更加注意動手試驗，把理論與實踐很好的結(jié)合起來，才能使同學融會貫穿。 數(shù)字邏輯試驗報告心得3 、試驗目的 1、熟識試驗室數(shù)字電路試驗箱的運用方法。

8、 2、熟識門電路邏輯功能的測試方法。 3、熟識常用ssi集成電路芯片的應用。 4、熟識基于ssi的組合電路設計方法。 二、試驗儀器和器材 數(shù)字邏輯電路試驗試驗箱一個;74ls00一塊;74ls283一塊;導線若干。 三、試驗內(nèi)容 1、在邏輯功能上測試74ls00集成電路的完好性。 2、用1片74ls00實現(xiàn)一個裁判表決電路。設裁判為a、b和c,其中a為主裁判，b、c為 副裁判。裁判用“0”表示推翻，用“1”表示合格。僅當主裁判和一名或一名以上副裁判都認為運動員的動作合格時，輸出l為“1”，指示燈亮，否則輸出l為“0”，燈不亮。 3、用四位全加器74ls283設計一個代碼轉(zhuǎn)換電路，將四位bcd8

9、421碼轉(zhuǎn)換成余3碼(提 示：四位bcd8421碼轉(zhuǎn)換成余3碼就是每一位的bcd8421碼+0011)。 四、試驗方法與試驗結(jié)果 1.驗證ttl集成電路的邏輯功能 (1)74ls00功能測試 74ls00是ttl門電路，其外部引腳如圖一所示。內(nèi)含四個2輸入的與非門，其中a、b是輸入端，y是輸出端。將因腳pin14接電源vcc=5v，pin7接地，將a、b通過試驗箱的開關分別接邏輯“1”(高電平)和邏輯“0”(低電平)，輸出y接試驗箱指示燈l，試驗結(jié)果如表1所示。 數(shù)字邏輯試驗報告心得4 1、thd-4型數(shù)字電路試驗箱 2、器材： 74ls00 四-2輸入與非門 74ls32 二輸入四或門 74

10、ls86 四-2輸入異或門 74ls08 74ls04 試驗內(nèi)容 【試驗方案設計】 1、ttl與非門的邏輯功能及應用 芯片的引腳號查法是面對芯片有字的正面，從缺口處的下方(左下角)，逆時針從1數(shù)起。芯片要能工作，必需接電源和地。本試驗所用與非門集成芯片為74ls00四-二輸入與非門，其引腳排列如圖1-4所示。 圖1-4 74ls00引腳排列 (1) 測試74ls00四-2輸入與非門的邏輯功能 (2) 用74ls00實現(xiàn)或邏輯：，寫出轉(zhuǎn)換過程邏輯函數(shù)式，畫出標明引腳的邏輯電路圖，測試其邏輯功能，觀測試驗結(jié)果。 請點擊輸入圖片描述 請點擊輸入圖片描述 采納74ls00實現(xiàn)以上邏輯函數(shù)的電路如下圖所

11、示： (3) 用74ls00實現(xiàn)下表所示的邏輯函數(shù)。寫出設計函數(shù)式，畫出標明引腳的邏輯電路圖，并驗證之。 輸入輸出輸入輸出a b cya b cy0 0 00 0 10 1 00 1 100011 0 01 0 11 1 01 1 10011 (請在此處寫出邏輯表達是并依據(jù)上面的例子畫出電路圖， 假如用word畫圖不便利，可以先畫在紙上，拍照后粘貼在此處) 2. 用74ls86設計一個四位二進制取反電路。寫出設計函數(shù)式，列出功能表，畫出標明引腳的邏輯電路圖，并通過試驗驗證之。 (請在此處寫出邏輯表達是并依據(jù)上面的例子畫出電路圖， 假如用word畫圖不便利，可以先畫在紙上，拍照后粘貼在此處) 3

12、. 用與非、與、或等基本邏輯門設計一個無棄權三通路表決器，既當輸入為兩個1時輸出為1。 數(shù)字邏輯試驗報告心得5 首先，通過對這門課程相關理論的學習，我駕馭了eda的一些基本的的學問，現(xiàn)代電子產(chǎn)品的性能越來越高，困難度越來越大，更新步伐也越來越快。實現(xiàn)這種進步的主要緣由就是微電子技術和電子技術的發(fā)展。前者以微細加工技術為代表，目前已進入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個晶體管;后者的核心就是電子設計自動化eda(electronicdesign automatic)技術。eda是指以計算機為工作平臺，融合了應用電子技術、計算機技術、智能化技術的最新成果而開發(fā)出的電子cad通用軟

13、件包，它依據(jù)硬件描述語言hdl完成的設計文件，自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。 eda技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 其次，通過對課程的試驗的學習，我對eda的學習和理解有了更深刻的相識和體會。我們團隊共四個人，做的是兩層電梯限制器，作為這個試驗的一員與負責人，我感到很有壓力。因為只對課本學問的學習，我對試驗做勝利的把握不是很大。因為我們是機械專業(yè)，學習電的學問也主要是通過大二學的電工學，因此只能對數(shù)字邏輯與數(shù)字電路有初步的了解，而eda是在數(shù)字電路發(fā)展到肯定階段

14、的產(chǎn)物，因此學習起來也很費勁。 然而，在我們團隊的共同努力下，我們最終勝利地完成了這個試驗，包括時序仿真和硬件測試仿真，都取得了特別勝利地效果。 在上試驗課的時候，那個周六下午，整個試驗室只有那寥寥幾人，我很慶幸我是其中的一人，因為在那里我學習到了許多，我完成了上次試驗沒有完成的掃描顯示的試驗，也完成了步進電機限制器的試驗，還在老師的指導下完成了梁祝音樂演示試驗，最終在晚上我也去了試驗室，和我們團隊成員起先進行兩層電梯限制器的設計，通過一個晚上的努力，我們最終把它給調(diào)試了出來。 通過試驗，我激發(fā)了eda學習的愛好，也對這門課程有了更深的理解，對eda設計軟件quarter的運用也更加嫻熟。老師

15、給我們的材料中，用的是gal器件，我們最終用的是fpga器件，也就是ep1k10tc1003芯片，我們分析了電梯在整個運行過程中的狀態(tài)，并參考資料寫出了狀態(tài)圖，然后依據(jù)狀態(tài)圖用有限狀態(tài)機來實現(xiàn)了各個狀態(tài)之間的轉(zhuǎn)換，進而實現(xiàn)了對電梯的限制。 在設計過程中，我們遇到了許多困難，尤其是在電梯開門于關門那個自動限制方面，起初我想用一個延遲信號賦值語句解決這個問題，但是由于這個延遲在綜合器里面不能得到體現(xiàn)，綜合器在綜合是會忽視after之后的延遲，因此我該用了一個計數(shù)器溢出的底層元件。通過元件例化語句實現(xiàn)在頂層文件中對其的調(diào)用。 在完成vhdl的編輯以后，進行編譯，結(jié)果出現(xiàn)了許多錯誤，在我們細心的檢查和排 對這門課程的最大收獲除了學習到了學問以外，更重要的是讓我明白了一個道理：只要全身心的投入到一件事中，并且要有持之以恒的決心，就肯定會有收獲。有的人覺得自己做不出來，就網(wǎng)上搜一個了事，但是，放棄一次黑暗中摸索的經(jīng)驗，就放棄了一次成長的機會!假如你付出了，沒有收獲。那只能說，是付出的還不夠多。 我想我對eda的學習只能算是個入門，這個領域的發(fā)展空間特別大，應用范圍也特別廣泛，而且我信任在將來還會有更加廣袤的應用前景。因此在以后的學習過程中，我不能因為課程學習的結(jié)束而結(jié)束了我對這個領域的探究，相反我會更加努力的去學習它。感謝老師孜孜不倦的訓誨，