1、基于FPGA的多路數(shù)字搶答器的設(shè)計摘要：本文主要介紹了以FPGA為基礎(chǔ)的八路數(shù)字搶答器的設(shè)計，首先對各模塊的功能進行分配，此次設(shè)計主要有七個模塊，依次為分頻模塊、搶答模塊、加減分模塊、倒計時模塊、設(shè)置倒計時模塊、蜂鳴器模塊和數(shù)字顯示模塊。主持人按下開始鍵可以實現(xiàn)搶答開始，選手號的顯示，加減分模塊，積分的顯示，積分的重置，并啟動倒計時模塊；若有選手犯規(guī)或者倒計時記到五秒，停止倒計時，開啟蜂鳴器，并為進入加減分模塊做準備。此次設(shè)計程序用Quartus II12.0為軟件開發(fā)平臺，用Verilog語言來編寫，使用模塊化編程思想，自上向下，通過寄存器變量來控制各個模塊的運行。本次設(shè)計采用FPGA來增強

2、時序的靈活性，由于FPGA的I/O端口資源豐富，可以在此基礎(chǔ)上稍加修改可以增加很多其他功能的搶答器，因此后期可塑性很強，因為核心是FPGA芯片，外圍電路比較簡單，可靠性強、運算速度高，因此便于維護，并且維護費用低。關(guān)鍵詞：FPGA、搶答器、倒計時、犯規(guī)報警、加減分、顯示目 錄第一章 緒論.1第二章 FPGA原理及相關(guān)開發(fā)工具軟件的介紹32.1 FPGA的簡介.32.1.1 FPGA的發(fā)展與趨勢.32.1.2 FPGA的工作原理及基本特點42.1.3 FPGA的開發(fā)流程.52.1.4 FPGA的配置.62.2 軟件介紹.72.2.1 Verilog HDL的介紹.72.2.2 Quartus I

3、I軟件.8第三章 數(shù)字搶答器系統(tǒng)設(shè)計方案和主要模塊113.1 功能描述及設(shè)計架構(gòu).113.2 搶答器程序流程圖以及各模塊代碼分析133.2.1 搶答器程序結(jié)構(gòu)及主程序流程圖133.2.2 秒分頻模塊153.2.3 倒計時以及倒計時剩5S時報警模塊173.2.4 倒計時顯示及倒數(shù)計時設(shè)置顯示模塊.203.2.5 選手號顯示及違規(guī)報警模塊.263.2.6 倒計時設(shè)置模塊.303.2.7 頂層模塊.353.3 硬件電路373.31 按鍵電路圖.383.32 數(shù)碼管顯示電路圖.383.32 蜂鳴器電路圖.39第四章 管腳分配及功能.40第五章 總 結(jié).41參考文獻43第一章緒論1.1 課題研究背景子標

4、題用宋體小四號黑體隨著社會的發(fā)展，各種競賽比賽日益增多，搶答器以它的方便快捷、直觀反映首先取得發(fā)言權(quán)的選手等優(yōu)點，深受比賽各方的辛睞，市場前景一片大好。另一方面隨著電子科技的發(fā)展，搶答器的功能以及實現(xiàn)方式也越來越多，產(chǎn)品的可靠性以及準確性也越來越強。能夠?qū)崿F(xiàn)多路搶答器功能的方式有很多種，主要包括前期的數(shù)字電路、模擬電路以及數(shù)字電路與模擬電路組合的方式，但是這種方式制作過程比較復(fù)雜，并且可靠性準確性不高，研發(fā)周期也比較長。目前對于搶答器的功能描述，如涵蓋搶答器、選手答題計時、限時搶答以及犯規(guī)組號搶答器具有搶答自鎖，暫停復(fù)位、電子音樂報聲、燈光指示、自動定時等功能，還有工作模式的切換和時間設(shè)定，對

5、于這些隨著科學(xué)技術(shù)的發(fā)展，肯定還要得到進一步的改進。發(fā)展趨勢一般都要趨向于智能化，并且設(shè)計更加合理化。1.2 研究內(nèi)容及意義通過搶答器的使用，可以在各類比賽中特別是搶答環(huán)節(jié)，直觀明了的看出是哪一組搶到了題目，比起通過肉眼來判斷，更加的精確，同時也少了不必要的紛爭，使得比賽更加的公平、公開、公正。搶答器的這些優(yōu)點使得它在比賽中得以廣泛的應(yīng)用。搶答器經(jīng)過發(fā)展從最初的只有幾個三極管、可控硅、發(fā)光管等組成， 能通過發(fā)光管的指示辨認出選手號碼；到現(xiàn)在使用高速處理芯片和集成數(shù)字電路；從起初單片機到現(xiàn)在的ARM和FPGA，技術(shù)手段進一步成熟，同時技術(shù)的發(fā)展也為搶答器增加了很多更加貼近比賽的新功能，如選手號碼

6、顯示、倒計時、選手得分顯示等等。這類搶答器制作并不復(fù)雜，但是準確度和可靠性都比較可觀，并且易于安裝和維護。第二章FPGA原理及相關(guān)開發(fā)工具軟件的介紹2.1FPGA的簡介2.1.1FPGA的發(fā)展與趨勢現(xiàn)場可編程門陣列FPGA（FieldProgrammable Gate Array），它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA

7、上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。但是他們

8、也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。2.1.2FPGA的工作原理及基本特點FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個

9、部分。FPGA的基本特點主要有： 1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。 4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時，F(xiàn)

10、PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。2.1.3FPGA的開發(fā)流程FPGA開發(fā)流程可以分為如下幾步：設(shè)計輸入，設(shè)計輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是Verilog、VHDL的源程序（此次設(shè)計主要是使用Veril

11、og）。它是利用這些輸入去描述一個電路的功能。功能仿真，功能仿真就是利用相關(guān)仿真工具對相關(guān)電路進行功能仿真，也就是對你的輸入設(shè)計的邏輯功能進行相關(guān)的模擬測試。從功能上來了解電路是否能夠達到預(yù)期要求。這里的功能仿真純粹是模擬性質(zhì)的，不會設(shè)計的任何具體器件的硬件特性。綜合，綜合就是行為或者功能層次表達的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。布局布線，就是將綜合后的網(wǎng)表文件針對某一個具體的目標器件進行邏輯映射。此時應(yīng)該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。時序驗證，就是要使得時序仿真過程中，建立與保持時間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的

12、傳輸。使仿真既包含門延時，又包含線延時信息。能較好地反映芯片的實際工作情況。生成SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。而FPGA設(shè)計流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。而驗證的話就需要用戶花費大量的時間去完成。2.1.4FPGA的配置FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低FPGA與PCB并行

13、設(shè)計的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn)。例如，領(lǐng)先FPGA廠商Xilinx最近推出的Virtex-5系列采用65nm工藝，可提供高達33萬個邏輯單元、1,200個I/O和大量硬IP塊。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測，由此帶來更嚴重的時序收斂問題。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。幸運地是

14、，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨特的設(shè)計挑戰(zhàn)。不久以前，Synplicity與Xilinx宣布成立超大容量時序收斂聯(lián)合工作小組，旨在最大程度地幫助系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。設(shè)計軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時序的收斂。最近FPGA的配置方式已經(jīng)多元化！ FPGA主要生產(chǎn)廠商：1、Altera 2、Xilinx 3、Actel4、Lattice 其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反

15、熔絲工藝和FLASH工藝。2.2軟件介紹2.2.1Verilog HDL的介紹Verilog HDL是在1983年有GDA（GateWay Design Automation）公司首創(chuàng)的一種硬件描述語言，用于數(shù)字電子系統(tǒng)設(shè)計。該語言可以讓設(shè)計者進行各種級別的邏輯設(shè)計，進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件語言。Verilog HDL作為一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。Verilog

16、HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。2.2.2Quartus II軟件此次設(shè)計所使用的軟件是Quartus II12.0，使用語言為verilog HDL。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀初推出，是Altera前一代FPGA/CP

17、LD集成開發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus II上可以完成設(shè)計輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為AlteraDSP開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus II設(shè)計工具完全支持VHDL、Verylog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏

18、輯綜合器。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis & Synthesis）、適配器（Filter）、裝配器（Assembler）、時序分析器（T

19、iming Analyzer）、設(shè)計輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等。可以通過選擇Start Complication來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。還可以通過選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運行該模塊來啟動編輯器模塊。在Complier Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。圖七中所示的上排是Quartus II編譯設(shè)計主

20、控界面，它顯示了Quartus II自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編（裝配）、時序參數(shù)提取以及編程下載幾個步驟。在圖七下排的流程框圖，是與上面的Quartus II設(shè)計流程相對照的標準的EDA開發(fā)流程。圖2.1：Quartus II設(shè)計流程第三章數(shù)字搶答器系統(tǒng)設(shè)計方案和主要模塊3.1功能描述及設(shè)計架構(gòu)此次設(shè)計設(shè)計了一個基于FPGA芯片的數(shù)字搶答器：本搶答器有十三個按鍵以及主頻時鐘作為輸入端，其中八個輸入端為八個選手的搶答按鍵，剩下五個按鍵分別為主持人開始按鍵、主復(fù)位按鍵、倒計時復(fù)位按鍵、顯示切換按鍵、倒計時設(shè)置按鍵。有三個數(shù)碼管進行顯示，

21、其中一個顯示搶答者組號，另外兩個個用來顯示搶答剩余時間和顯示搶答時間的設(shè)置，因為要復(fù)用這兩個數(shù)碼管，所以要用按鍵做一個顯示切換。用蜂鳴器來提示是否有人犯規(guī)搶答，搶到題目時選手號用數(shù)碼管顯示該選手號，蜂鳴器也用作時間剩余五秒時的提示。開始搶答時，主持人宣布搶答開始，并按下開始搶答按鍵，各選手開始搶答，其中任意一組搶到題目，則電路進行自鎖，其它各組再按按鍵即為無效，搶到題目后蜂鳴器響，作答結(jié)束后依據(jù)回答答案是否正確有主持人選擇進入加減分模塊，每個選手初始分數(shù)為五分，答對一道加一分，錯一道減一分，不搶答則分數(shù)不加不扣。蜂鳴器報警模塊LED倒計時顯示模塊設(shè)置倒計時顯示模塊時鐘信號、重置信號搶 答 器選

22、手號顯示模塊搶答開始信號、各選手搶答信號搶答模塊選手分數(shù)顯示模塊圖3.1搶答器功能示意圖搶答器的具體功能如下：1.搶答開始按鍵sk，此按鍵有主此人操控，在主持人宣布搶答開始后，按下此按鍵，各選手方可開始進行搶答，并顯示相應(yīng)選手號和回答剩余時間，當搶答時間剩余5s，給予響鈴提示；2.如果主持人沒有按下開始鍵而選手搶答，則視為犯規(guī)，并顯示違規(guī)選手號和錯誤碼，給予響聲提示； 3. 主持人按結(jié)束鍵，可進行新一輪的搶答； 4. 搶答時間結(jié)束且無人搶答時，執(zhí)行相應(yīng)操作； 5. 可通過按鍵設(shè)置搶答時間和回答時間，搶答器具備限時搶答功能，限時時間可以自行設(shè)置為0-99秒。6.當主持人對分數(shù)進行加減完畢之后，在

23、對應(yīng)的數(shù)碼管上顯示搶答者的分數(shù)，然后進入下一輪搶答。（該模塊是創(chuàng)新模塊）。此次設(shè)計以FPGA為基礎(chǔ)設(shè)計數(shù)字搶答器，根據(jù)主要的功能設(shè)計要求，該設(shè)計主要包括搶答輸入按鍵、數(shù)碼管顯示、加減分、倒計時和FPGA系統(tǒng)。搶答器的結(jié)構(gòu)示意圖如下：FPGA時鐘信號按鍵輸入電路數(shù)碼管顯示電路倒計時顯示電路圖3.2：搶答器結(jié)構(gòu)示意圖 設(shè)計中FPGA最小系統(tǒng)電路為FPGA可以正常工作時的基本電路，由時鐘和復(fù)位電路組成（此次設(shè)計主控電路采用開發(fā)板的電路，只做了外圍電路）。按鍵輸入電路有十三個按鍵組成，選手號數(shù)碼顯示管有一個八段共陽極數(shù)碼管組成。倒計時顯示電路兩個八段共陽共陽極數(shù)碼管組成組成。3.2搶答器程序流程圖以及

24、各模塊分析3.2.1搶答器程序結(jié)構(gòu)及主程序流程圖本次設(shè)計中程序設(shè)計采用verilog HDL 語言進行編程，總體編程思路采用模塊化編程方式，主要分為四個模塊，一個主控制及按鍵輸入模塊，一個倒計時模塊和蜂鳴器模塊，一個搶答組號及積分顯示模塊，分別對這四個子模塊進行獨立編程設(shè)計，由于verilog HDL 語言是一種并行運行的語言，所以可以在同一個頻率時鐘脈沖下進行各模塊的編寫，最終在把各個模塊整合在一起，所以FPGA的高速性能體現(xiàn)的尤為明顯。3.2.2 整體電路框圖如下選手號顯示蜂鳴器搶答判斷開始SK倒計時設(shè)置倒數(shù)計時顯示加減分判斷分數(shù)顯示圖3.3： 主程序流程圖分頻產(chǎn)生1s時鐘模塊設(shè)計思路：由

25、主頻時鐘clk1（主頻時鐘為50MHZ），通過分頻產(chǎn)生1HZ的時鐘，這個時鐘主要是供秒計時顯示用，即用于倒數(shù)計時顯示模塊綜合后的端口配置圖 倒計時以及倒計時剩5S時報警模塊設(shè)計思路：主要是做一個簡單的倒計時算法，倒計時的時間由倒計時設(shè)置模塊給出，倒計時設(shè)置模塊把設(shè)置后的時間用寄存器hour1存起來，最后賦給倒計時的hour。其次是做一個剩余五秒的報警,即當剩余五秒時，用一個if語句做判斷，隨后實現(xiàn)報警提示綜合后的端口配置圖倒計時顯示及倒數(shù)計時設(shè)置顯示模塊設(shè)計思路：用于倒計時顯示模塊及倒數(shù)計時設(shè)置模塊顯示。這個模塊要使硬件復(fù)用，即兩個數(shù)碼管既要顯示倒計時的時間也要顯示倒計時的設(shè)置時間。在此，用按

26、鍵kqh做了一個顯示的切換，用if-else實現(xiàn)。未按下切換鍵則用于倒計時的正常顯示，若按下切換鍵則用于倒計時的設(shè)置顯示。綜合后的端口配置圖選手號顯示及違規(guī)報警模塊設(shè)計思路：顯示選手號碼以及選手違規(guī)時報警。這里也是要做一個顯示的切換，用if-else實現(xiàn)。即按下開始鍵sk是正常的，此時正常顯示，否則切換到違規(guī)時的顯示并且報警綜合后的端口配置圖倒計時設(shè)置模塊功能介紹：用if-else語句做一個簡單的倒計時算法，可設(shè)置的時間范圍是0-99s。將算得的結(jié)果用hour1存起來，供倒數(shù)計時模塊的調(diào)用，最后將hour1的值賦給hour。另外需要注意的是，將倒計時設(shè)置的時鐘調(diào)得小一些，便于更快速度的調(diào)好時間

27、。綜合后的端口配置圖頂層模塊功能介紹：頂層模塊主要是端口的定義以及子模塊的調(diào)用。這里用了一個ALWAYS語句調(diào)用蜂鳴器，因為蜂鳴器有兩個功能，分別是違規(guī)報警和剩余時間報警，所以在此用if語句做判斷，實現(xiàn)蜂鳴器的兩個不同功能。3.3 硬件電路圖主控芯片是采用的是ALTERA公司的cyclone IV 型號為EP4CE30F23C7N。FPGA的主控電路由于資源問題，直接用學(xué)生本人的開發(fā)板。以下是一些簡單的是外設(shè)驅(qū)動電路，過于簡單所以就不多作介紹，僅將電路圖給出3.3.1按鍵3.3.2數(shù)碼管顯示3.3.3蜂鳴器第四章表：FPGA開發(fā)板對應(yīng)管腳號及功能表引腳名FPGA引腳號相應(yīng)功能fmqM20蜂鳴器

28、K1H19一號搶答按鍵K2B21二號搶答按鍵K3J22三號搶答按鍵K4H18四號搶答按鍵K5F19五號搶答按鍵K6D20六號搶答按鍵K7D19七號搶答按鍵K8D17八號搶答按鍵CLK1T2250MHZ的時鐘40MHZ的時鐘倒計時設(shè)置復(fù)位按鍵顯示切換按鍵倒數(shù)計時設(shè)置按鍵倒計時顯示復(fù)位按鍵開始搶答按鍵CLK2G1daorstN7kqhN6ktT1rstG14SKF15sm_seg17J17選手號數(shù)碼管a段sm_seg16K17選手號數(shù)碼管b段sm_seg15N20選手號數(shù)碼管c段sm_seg14N17選手號數(shù)碼管d段sm_seg13P20選手號數(shù)碼管e段sm_seg12K18選手號數(shù)碼管f段sm_seg11K19選手號數(shù)碼管g