湖南文理學院課程設計報告課程名稱： 專業綜合課程設計 系 部： 電氣與信息工程學院 專業班級： 通信工程07101 學生姓名： 劉小平 （200716020120）指導教師： 侯清蓮 完成時間： 2010-6-29 報告成績： 評閱意見：評閱教師 日期 數字鎖相法提取位同步信號設計報告數字鎖相法提取位同步信號設計一、設計要求 在任何形式的數字通信系統中，位同步都是必不可少的，無論數字基帶傳輸系統還是數字頻帶傳輸系統，無論相干解調還是非相干解調，都必須完成位同步信號的提取，因此，位同步信號的穩定性直接影響到整個數字通信系統的工作性能。根據通信原理所學理論，設計用平方環法從2DPSK信號中提取載波同步信號，并注意相位模糊現象，給出電路結構框圖，并完成電路設計、仿真與調試。熟練地運用通信理論，進行數字基帶信號、 數字信號頻帶傳輸系統、PCM 通信系統和同步系統的設計，并進行通信系統建模。二、設計作用目的（1） 鞏固加深載波恢復的認識，提高綜合運用通信原理等知識的能力；（2） 培養學生查閱參考文獻，獨立思考、設計、鉆研電子技術相關問題的能力；（3） 通過實際制作安裝電子線路，學會單元電路以及整機電路的調試與分析方法；（4） 掌握相關電子線路工程技術規范以及常規電子元器件的性能技術指標；（5） 了解電氣圖國家標準以及電氣制圖國家標準，并利用電子CAD正確繪制電路圖；（6） 培養嚴肅認真的工作作風與科學態度，建立嚴謹的工程技術觀念；（7） 培養工程實踐能力、創新能力和綜合設計能力。三、所用儀器設備計算機 Matlab操作平臺四、設計原理4.1 電路分析位同步也稱為位定時恢復或碼元同步。在任何形式的數字通信系統中，位同步都是必不可少的，無論數字基帶傳輸系統還是數字頻帶傳輸系統，無論相干解調還是非相干解調，都必須完成位同步信號的提取，即從接收信號中設法恢復出與發端頻率相同的碼元時鐘信號，保證解調時在最佳時刻進行抽樣判決，以消除噪聲干擾所導致的解調接收信號的失真，使接收端能以較低的錯誤概率恢復出被傳輸的數字信息。因此，位同步信號的穩定性直接影響到整個數字通信系統的工作性能。位同步的實現方法分為外同步法和自同步法兩類。由于目前的數字通信系統廣泛采用自同步法來實現位同步，故在此僅對位同步中的自同步法進行介紹。采用自同步法實現位同步首先會涉及兩個問題：（1）如果數字基帶信號中確實含有位同步信息，即信號功率譜中含有位同步離散譜，就可以直接用基本鎖相環提取出位同步信號，供抽樣判決使用；（2）如果數字基帶信號功率譜中并不含有位定時離散譜，怎樣才能獲得位同步信號。數字基帶信號本身是否含有位同步信息與其碼型有密切關系。應強調的是，無論數字基帶信號的碼型如何，數字已調波本身一般不含有位同步信息，因為已調波的載波頻率通常要比基帶碼元速率高得多，位同步頻率分量不會落在數字已調波頻帶之內，通常都是從判決前的基帶解調信號中提取位同步信息。二進制基帶信號中的位同步離散譜分量是否存在，取決于二進制基帶矩形脈沖信號的占空比。若單極性二進制矩形脈沖信號的碼元周期為Ts，脈沖寬度為，則NRZ碼的 Ts，則NRZ碼除直流分量外不存在離散譜分量，即沒有位同步離散譜分量1/Ts；RZ碼的滿足0Ts，且通常占空比為50，此時的RZ碼含有n為奇數的n/ Ts離散譜分量，無n為偶數的離散譜分量，這就是說，RZ碼含有位同步離散譜分量。顯然，為了能從解調后的基帶信號中獲取位同步信息，可以采取兩種措施：（1）如原始數字基帶碼為NRZ碼，若傳輸信道帶寬允許，可將NRZ碼變換為RZ碼后進行解調；（2）如調制時基帶碼采用NRZ碼，就必須在接收端對解調出的基帶信號進行碼變換，即將NRZ碼變換成RZ碼，碼變換過程實質上是信號的非線性變換過程，最后再用鎖相環（通常為數字鎖相環）提取出位同步信號離散譜分量。將NRZ碼變為RZ碼的最簡單的辦法是對解調出的基帶NRZ碼進行微分、整流，即可得到歸零窄脈沖碼序列。x圖1 數字鎖相環組成原理框圖下面簡單介紹一下數字鎖相環的組成原理。數字鎖相環的主要特點是鑒相信號為數字信號，鑒相輸出也是數字信號，即環路誤差電壓是量化的，沒有模擬環路濾波器。由于數字鎖相環的輸入是經過微分和全波整流后的信號，故這種數字鎖相環也稱為微分整流型數字鎖相環，其原理框圖如圖1所示。該電路由碼型變換器、鑒相器、控制調節器組成，各部分的作用如下： 碼型變換器完成解調出的基帶NRZ碼到RZ碼的變換，使鑒相輸入信號X含有位同步離散譜分量。 鑒相器用于檢測信號X與輸出位同步信號（分頻輸出D）相位間的超前、滯后關系，并以量化形式提供表示實時相位誤差的超前脈沖F和滯后脈沖G，供控制調節器使用。當分頻輸出位同步信號D相位超前與信號X時，鑒相器輸出超前脈沖F（低電平有效）；反之，則輸出滯后脈沖G（高電平有效），二者均為窄脈沖。 控制調節器的作用是根據鑒相器輸出的誤差指示脈沖，在信號D與信號X沒有達到同頻與同相時調節信號D的相位。高穩定晶振源輸出180相位差、重復頻率為nf0的A、B兩路窄脈沖序列作為控制調節器的輸入，經n分頻后輸出重復頻率為f0的被調位同步信號D，它與信號X在鑒相器中比相。因超前脈沖F低電平有效并作用于扣除門（與門），平時扣除門總是讓脈沖序列A通過，故扣除門為常開門，又因滯后脈沖G高電平有效并作用于附加門（與門），平時附加門總是對序列B關閉的，故附加門為常閉門。當信號D的相位超前與信號X的相位時，鑒相器輸出窄的低電平超前脈沖F，扣除門（與門）將從脈沖序列A中扣除一個窄脈沖，則n分頻器輸出信號D的相位就推遲了Ts /n（相移360/n），信號D的瞬時頻率也被調低；當信號D的相位滯后于信號X的相位時，鑒相器輸出窄的高電平滯后脈沖G，附加門（與門）此時打開讓脈沖序列B（與脈沖序列A保持180固定相差）中的一個脈沖通過，經或門插進來自扣除門輸出的脈沖序列A中，則分頻器輸入多插入的這個脈沖使n分頻器輸出信號的D相位提前了Ts /n（相移360/n），信號D的瞬時頻率則被提高。由此可見，環路對信號D相位和頻率的控制調節是通過對n分頻器輸入脈沖序列步進式加、減脈沖實現的，經環路的這種反復調節，最終可達到相位鎖定，從而提取出位同步信號。4.2 性能指標位同步系統的性能通常是用相位誤差、建立時間、保持時間等指標來衡量。數字鎖相法位同步系統的性能如下。a) 相位誤差e數字鎖相法提取位同步信號時，相位誤差主要是由于位同步脈沖的相位在跳變地調整所引起的。因為每調整一步，相位改變2/n（n是分頻器地分頻次數），故最大的相位誤差為2/n。用這個最大的相位誤差來表示，可得 （1）上面已經求得數字鎖相法位同步的相位誤差有時不用相位差而用時間差Te來表示相位誤差。因每碼元的周期為T，故得 （2）b) 同步建立時間ts同步建立時間即為失去同步后重建同步所需的最長時間。為了求這個最長時間，令位同步脈沖的相位與輸入信號碼元的相位相差T/2秒，而鎖相環每調整一步僅能移T/n秒，故所需最大的調整次數為 （3）接收隨機數字信號時，可近似認為兩相鄰碼元中出現01、10、11、00的概率相等，其中，有過零點的情況占一半。由于數字鎖相法中是從數據過零點中提取作比相用的標準脈沖的，因此平均來說，每2T秒可調整一次相位，故同步建立時間為 Ts=2TN=nT（秒） （4）c) 同步保持時間tc當同步建立后，一旦輸入信號中斷，由于收發雙方的固有位定時重復頻率之間總存在頻差F，收端同步信號的相位就會逐漸發生漂移，時間越長，相位漂移量越大，直至漂移量達到某一準許的最大值，就算失步了。設收發兩端固有的碼元周期分別為T1=1/F和T2=1/F，則 （5）式中的F0為收發兩端固有碼元重復頻率的幾何平均值，且有 （6）由式（5）可得 （7）再由式（6），上式可寫為 （8）式（8）說明了當有頻差F存在時，每經過T0時間，收發兩端就會產生的時間漂移。反過來，若規定兩端容許的最大時間漂移為T0/K秒（K為一常數），需要經過多少時間才會達到此值呢？這樣求出的時間就是同步保持時間tc。代入式（8）后，得解得 （9）若同步保持時間tc的指標給定，也可由上式求出收發兩端振蕩器頻率穩定度的要求為此頻率誤差是由收發兩端振蕩器造成的。若兩振蕩器的頻率穩定度相同，則要求每個振蕩器的頻率穩定度不能低于 （10）圖2 位同步電路原理圖只能從碼速率為15.625KHz、10KHz、8KHz、4KHz（通過撥碼開關SW501選擇）的NRZ碼中提取出位同步信號。以碼速率為15.625KHz的NRZ碼為例，將SW501的第一位撥上后，數字鎖相環的本振頻率就被設置在15.625KHz。在圖2中，單片機U508（89C2051）將輸入的NRZ碼與數字鎖相環本振輸出的信號的相位進行鑒相（比較兩個信號的上升沿），用將相位差進行量化后得到的數值對數字鎖相環本振輸出的相位進行調整，最后得到正確的位同步信號。4.3、位同步相關知識的簡單介紹數字通信中，除了有載波同步的問題外，還有位同步的問題。因為信息是一串相繼的信號碼元的序列，解調時常需知道每個碼元的起止時刻。因此，接收端必須產生一個用作抽樣判決的定時脈沖序列，它和接收碼元的終止時刻應對齊。我們把在接收端產生與接收碼元的重復頻率和相位一致的定時脈沖序列的過程稱為碼元同步或位同步，而稱這個定時脈沖序列為碼元同步脈沖或位同步脈沖。要使數字通信設備正常工作，離不開正確的位同步信號。如果位同步脈沖發生嚴重抖動或缺位，則使數字通信產生誤碼；嚴重時使通信造成中斷。影響位同步恢復的主要原因：輸入位同步電路的信號質量；信號的編碼方式碼元中存在長連“0”或長連“1”。位同步的主要技術指標有靜態相差；相位抖動；同步建立時間和同步保持時間。數字通信中位同步恢復的方法主要有兩種，一種是發端專門發送導頻信號，而另一種是直接從數字信號中提取位同步信號。而直接從數字信號中提取位同步信號也有不止一種方法：濾波法，鎖相法兩種方法。本課程設計采用的就是用數字鎖相環提取位同步信號的方法，這種方法又稱為數字鎖相。數字鎖電路原理圖PDLFVCOUiUdUcUo數字鎖相原理方框圖其工作過程如下：（1）壓控振蕩器的輸出Uo經過采集并分頻；（2）輸出和基準信號同時輸入鑒相器；（3）鑒相器通過比較上述兩個信號的頻率差，然后輸出一個直流脈沖電壓Ud；（4）Ud進入到濾波器里面，濾除高頻成分后得到信息Ue；（5）Ue進入到壓控震蕩器VCO里面，控制頻率隨輸入電壓線性地變化；（6）這樣經過一個很短的時間，VCO的輸出就會穩定于某一期望五、具體設計用于提取位同步信號的數字環有超前滯后型數字環和觸發器型數字環，系統中的位同步提取模塊用的是觸發器型數字環，它具有捕捉時間短、抗噪能力強等特點。位同步模塊原理框圖如圖3所示。圖3 位同步器方框圖位同步模塊有以下測試點及輸入輸出點： S-IN 基帶信號輸入點/測試點（2個） BS-OUT位同步信號輸出點/測試點（3個） 圖3中各單元與電路板上元器件的對應關系如下： 晶振 CRY3：晶體；U39：7404 控制器U48：或門7432；U41：計數器74190 鑒相器U40：D觸發器7474 量化器U45：可編程計數器8254 數字環路濾波器由軟件完成 數控振蕩 U46、U45：8254 脈沖展寬器U47：單穩態觸發器74123 位同步器由控制器、數字鎖相環及脈沖展寬器組成，數字鎖相環包括數字鑒相器、量化器、數字環路濾波器、數控振蕩器等單元。 下面介紹位同步器的工作原理。 數字鎖相環是一個單片機系統，主要器件是單片機89C51及可編程計數器8254。環路中使用了兩片8254，共六個計數器，分別表示為8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。它們分別工作在M0、M1、M2三種工作模式。M0為計數中斷方式，M1為單穩方式，M2為分頻方式。除地址線、數據線外，每個8254芯片還有時鐘輸入端C、門控信號輸入端G和輸出端O。數字鑒相器電原理圖及波形圖如圖4（a）、圖4（b）所示。輸出信號寬度正比于信號ui及uo上升沿之間的相位差，最大值為ui的碼元寬度。稱此鑒相器為觸發器型鑒相器，稱包含有觸發器型鑒相器的數字環路為觸發器型數字鎖相環。圖4數字鑒相器量化器把相位誤差變為多進制數字信號，它由工作于M0方式、計數常數為N0的8254 B2完成（N0為量化級數，此處N0=52）。ud作為8254B2的門控信號，ud為高電平時8254B2進行減計數，ud為低電平時禁止計數，計數結束后從8254B2讀得的數字為Nd= N0-Nd 式中Nd為ud脈沖寬度的量化值（下面用量化值表示脈沖寬度和時間間隔），N0Nd，讀數結束后再給8254B2寫入計數常數N0。讀數時刻由8254A2控制，它工作在M1模式，計數常數為N0，ui作為門控信號。一個ui脈沖使8254A2產生一個寬度為N0的負脈沖，倒相后變為正脈沖送到89C51的端，而89C51的外中斷1被設置為負跳變中斷申請方式。由于8254A2產生的脈沖寬度不小于ud脈沖寬度且它們的前沿處于同一時刻，所以可以確保中斷申請后對8254B2讀數時它已停止計數。 數字環路濾波器由軟件完成。可采用許多種軟件算法，一種簡單有效的方法是對一組N0作平均處理。設無噪聲時環路鎖定后ui與uo的相位差為N0/2，則在噪聲的作用下，鎖定時的相位誤差可能大于N0/2也可能小于N0/2。這兩種情況出現的概率相同，所以平均處理可以減小噪聲的影響，m個Nd值的平均值為 （11）數字濾波器的輸出為 Nc = No / 2 + Nd (12）數控振蕩器由四個8254計數器及一些門電路構成，其原理框圖如圖6所示，圖中已注明了各個計數器的工作方式和計數常數。 以下分析環路的鎖定狀態及捕捉過程，此時不考慮噪聲的影響。圖6 數控振蕩器 環路開始工作時，軟件使8254B0和8254B1輸出高電平，從而使8254A1處于計數工作狀態、8254B1處于停止計數狀態，G6處于開啟狀態，8254A1輸出一個周期為N0的周期信號。若環路處于鎖定狀態，則Nd=N0/2，由式（11）及式（12）得Nd=N0/2。此時89c51的P1.4口不輸出觸發脈沖，8254A0輸出端仍保持初始化時的高電平，從而使8254B0的門控端G保持低電平、輸出端O保持高電平。這樣可保持8254A1、8254B1的工作狀態不變、環路仍處于鎖定狀態。若環路失鎖，則NdN0/2，NdN0/2，P1.4口輸出一個正脈沖u2，在u2作用下，8254A0輸出一個寬度為N0的負脈沖，倒相后變為正脈沖u3送給與門G2。G2的另一個輸入信號u1來自8254A1。在G1輸出的寬度為N 0的正脈沖持續時間內，8254A1一定有（也只有）一個負脈沖信號輸入，此負脈沖經G4倒相后與G1輸出的正脈沖相與后給8254B0的G端送一個觸發信號u4。在u4的作用下，8254B0輸出一個寬度為N0-2的負脈沖。在這段時間內，8254A1停止計數工作，8254B1進行減計數且在此時間內的最后一個時鐘周期輸出一個負脈沖。8254B0輸出的負脈沖的后沿重新啟動8254A1，使它重新作N0分頻。設m=1，上述過程的有關波形如圖7所示，圖中uO為環路鎖定狀態下數控振蕩器的輸出信號。由圖7可見，不管失鎖時相位誤差多少（不會大于N0），只要對數控振蕩器作一次調整，就可使環路進入鎖定狀態，從而實現快速捕捉。 程序流程如圖8所示，輸入信號ui使IE1置“1”，且使8254B2計數，對IE1進行位操作時又使之置“0”。由于量化誤差，故當Nd為N02，N0/21或N0/21時，環路皆處于鎖定狀態，不對數控振蕩器進行調整。程序中令m=16，進行16次鑒相后做一次平均運算，若發現環路失鎖，則對數控振蕩器進行一次調整。 控制器的作用是保證每次對8254B2進行讀操作之前鑒相器只輸出一個正脈沖，它由或門7432（U5:B）及16分頻器74190（U13）組成。圖7 捕獲過程波形當數字環輸入信號的碼速率與數控振蕩器的固有頻率完全相同時，環路鎖定后輸入信號與反饋信號（即位同步信號）的相位關系是固定的且符合抽樣判決器的要求（當然開環時它們的相位誤差也是固定的，但不符合抽樣判決器的要求）。輸入信號碼速率決定于發送端的時鐘頻率，數控振蕩器固有頻率決定于位同步器的時鐘頻率和數控振蕩器固有分頻比。由于時鐘信號頻率穩定度是有限的，故這兩個時鐘信號的頻率不可能完全相同，因此鎖相環輸入信號碼速率與數控振蕩器固有頻率不可能完全相等（即環路固有頻差不為0）。數字環位同步器是一個離散同步器，只有當輸入信號的電平發生跳變時才可能對輸入信號的相位和反饋信號的相位進行比較從而調整反饋信號的相位，在兩次相位調整的時間間隔內，反饋信號的相位相對于輸入信號的相位是變化的，即數字環位同步器提取的位同步信號的相位是抖動的，即使輸入信號無噪聲也是如此。圖8 鎖相環程序流程 顯然，收發時鐘頻率穩定度越高，數字環的固有頻差就越小，提取的位同步信號的相位抖動范圍越小。反之，對同步信號的相位抖動要求越嚴格，則收發時鐘的頻率穩定度也應越高。 位同步信號抖動范圍還與數字位同步器輸入信號的連“1”或“0”個數有關，連“1”或“0”個數越多，兩次相位調整之間的時間間隔越長，位同步信號的相位抖動越大。 對于NRZ碼來說，允許其連“1”、連“0”的個數決定于數字環的同步保持時間tc。tc與收發時鐘頻率穩定度e、碼速率RB、允許的同步誤差最大值的關系為：tC =/（2RB）tC的定義是：位同步器輸入信號斷開后，收發位同步信號相位誤差不超過的時間。用模擬環位同步器或模數環位同步器提取的位同步信號的相位抖動與固有頻差無關，但隨信息碼連“1”、連“0”的個數增多而增大。六、仿真結果 輸入環路增益為30 仿真時間為5秒 相平面圖 輸入頻率和VCO頻率圖 輸入相位和VCO相位圖 頻率差圖 相位差圖 輸入環路增益為40 仿真時間為5秒相平面圖 輸入頻率和VCO頻率圖 相位差圖 頻率差圖 輸入頻率和VCO頻率圖 輸入相位和VCO相位圖 七、心得體會鎖相提取位同步信號的設計與仿真，在Matlab的操作環境下實現。該設計涉及到對鎖相環的原理、參數選擇及應用等各方面的知識，還要求我們對Matlab仿真環境的熟悉和操作能力。鎖相環具有載波跟蹤特性、調制跟蹤特性和低門限特性等優良特性，已經成為電子技術領域中一種相當有效的技術手段，獲得了了越來越廣泛的應用。在電子技術發展飛速的今天，掌握鎖相環的原理及其應用，不管是在學習上還是在以后的工作上，都會產生巨大的作用。學校在強調提高學生的理論水平的時候，也加強了對學生實際動手能力的要求，把學生對理論與實際相結合的操作能力作為了對學生的一項重要考核。由于我們在以前已經有做過Matlab的相關仿真實驗和設計，對Matlab的操作環境還是比較熟悉的。而我們在設計的過程中碰到的主要困難是，在給定的鎖相環條件下，如何選擇合適的參數，以至于在Matlab仿真的條件下，可以得到理想中的結果。鎖相技術是這學期開的課，學習的時間不長，對鎖相環的了解頁僅是基于概念的表面理解。要完成該課程設計，我們就必須深入地理解鎖相環的組成、原理及其應用。因此要做的準備工作還是不少。在一個多星期的摸索中，設計完成得不是很好。盡管如此，我還是從中學到了很多東西。通過這個設計，我進一步了解了鎖相的相關技術及其應用，也進一步加深了對Matlab仿真的了解，在一定程度上提高了自己的邏輯思維能力和解決問題的能力，有助與加深自己對所學知識的了解和使用，增強了自己的動手能力，為我今后的學習和工作積累了一定的動手實踐經驗，讓我從中受益匪淺。八、參考文獻1 郭梯云主編，移動通信，西安電子科技大學，20072 樊昌信主編，通信原理， 國防工業出版社，2007 3 高如云主編，通信電子線路，西安電子科技大學出版社，2007 4呂廣平主編，集成電路應用500例，人民郵電出版社，1983九、附錄程序代碼：% File: c6_nltvde.mw2b=0; w2c=0;% initialize integratorsyd=0; y=0;% initialize differential equationtfinal = 50; % simulation timefs = 100; % sampling frequencydelt = 1/fs; % sampling periodnpts = 1+fs*tfinal; % number of samples simulatedydv = zeros(1,npts); % vector of dy/dt samplesyv = zeros(1,npts); % vector of y(t) samples% beginning of simulation loopfor i=1:nptst = (i-1)*delt; % time if t20 ydd = 4*exp(-t/2)-3*yd*abs(y)-9*y;% de for t=20 end w1b=ydd+w2b;% first integrator - step 1 w2b=ydd+w1b;% first integrator - step 2 yd=w1b/(2*fs); % first integrator output w1c=yd+w2c;% second integrator - step 1 w2c=yd+w1c;% second integrator - step 2 y=w1c/(2*fs); % second integrator output ydv(1,i) = yd;% build dy/dt vector yv(1,i) = y;% build y(t) vector end % end of simulation loopplot(yv,ydv) % plot phase planexlabel(y(t) % label x axisylabel(dy/dt) % label y zxis% End of script file.% File: pllpost.m%kk = 0;while kk = 0k = menu(Phase Lock Loop Postprocessor,. Input Frequency and VCO Frequency,. Input Phase and VCO Phase,. Frequency Error,Phase Error,Phase Plane Plot,. Phase Plane and Time Domain Plots,Exit Program); if k = 1 plot(t,fin,k,t,fvco,k) title(Input Frequency and VCO Freqeuncy) xlabel(Time - Seconds);ylabel(Frequency - Hertz);pause elseif k =2 pvco=phin-phierror;plot(t,phin,t,pvco) title(Input Phase and VCO Phase) xlabel(Time - Seconds);ylabel(Phase - Radians);pause elseif k = 3 plot(t,freqerror);title(Frequency Error) xlabel(Time - Seconds);ylabel(Frequency Error - Hertz);pause elseif k = 4 plot(t,phierror);title(Phase Error) xlabel(Time - Seconds);ylabel(Phase Error - Radians);pause elseif k = 5 ppplot elseif k = 6 subplot(211);phierrn = phierror/pi; plot(phierrn,freqerror,k);grid; title(Phase Plane Plot);xlabel(Phase Error /Pi); ylabel(Frequency Error - Hertz);subplot(212) plot(t,fin,k,t,fvco,k);grid title(Input Frequency and VCO Freqeuncy) xlabel(Time - Seconds);ylabel(Frequency - Hertz);subplot(111) elseif k = 7 kk = 1; end end % End of script file.% File: pllpre.m%clear all % be safedisp( ) % insert blank line fdel = input(Enter the size of the frequency step in Hertz );fn = input(Enter the loop natural frequency in Hertz );lambda = input(Enter lambda, the relative pole offset );disp( )disp(Accept default values:)disp( zeta = 1/sqrt(2) = 0.707,)disp( fs = 200*fn, and)disp( tstop = 1)dtype = input(Enter y for yes or n for no ,s);if dtype = y zeta = 1/sqrt(2); fs = 200*fn; tstop = 1;else zeta = input(Enter zeta, the loop damping factor );fs = input(Enter the sampling frequency in Hertz );tstop = input(Enter tstop, the simulation runtime );end %npts = fs*tstop+1; % number of simulation pointst = (0:(npts-1)/fs; % default time vectornsettle = fix(npts/10); % set nsettle time as 0.1*nptstsettle = nsettle/fs; % set tsettle% The next two lines establish the loop input frequency and phase % deviations.fin = zeros(1,nsettle),fdel*ones(1,npts-nsettle);phin = zeros(1,nsettle),2*pi*fdel*t(1:(npts-nsettle);disp( ) % insert blank line% end of script file pllpre.m % File: pll2sin.mw2b=0; w2c=0; s5=0; phivco=0;%initializetwopi=2*pi;% define 2*pitwofs=2*fs;% define 2*fsG=2*pi*fn*(zeta+sqrt(zeta*zeta-lambda);% set loop gaina=2*pi*fn/(zeta+sqrt(zeta*zeta-lambda);% set filter parametera1=a*(1-lambda); a2 = a*lambda;% define constantsphierror = zeros(1,npts); % initialize vectorfvco=zeros(1,npts);% initialize vector% beginning of simulation loopfor i=1:npts s1=phin(i) - phivco; % phase error s2=sin(s1); % sinusoidal phase detector s3=G*s2; s4=a1*s3; s4a=s4-a2*s5; % loop filter integrator input w1b=s4a+w2b;% filter integrator (step 1) w2b=s4a+w1b;% filter integrator (step 2) s5=w1b/twofs;% generate fiter output s6=s3+s5; % VCO integrator in