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文檔簡介

實驗名稱 設計含異步清零和同步時鐘使能的加法計數器l 實驗目的 學習計數器的設計、仿真和硬件測試，進一步熟悉VHDL設計技術。l 實驗步驟【1】實驗程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT12 IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT12;ARCHITECTURE behav OF CNT12 ISBEGIN PROCESS(CLK,RST,EN) VARIABLE CQI :STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST=1THEN CQI:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1THEN IF EN=1THEN IF CQI0); END IF;END IF; END IF; IF CQI=11 THEN COUT=1; ELSE COUT=0; END IF; CQ0); ELSIF CLKEVENT AND CLK=1THEN IF EN=1THEN IF CQI0); END IF;END IF; END IF; IF CQI=11 THEN COUT=1; ELSE COUT=0; END IF; CQ=CQI; END PROCESS;END behav;時鐘端clk_samp接clock5.管腳圖模擬信號采樣波形【7】思考題：在程序中是否可以不定義信號 CQI，而直接用輸出端口信號完成加法運算，即 : CQ = CQ+ 1?為什么？答：不可以，因為信號CQ定義的端口模式是OUT，是單向輸出模式，所以只能作為輸出信號，不能在結構體內再用來作為輸入信號；如果CQ定義的端口模式是BUFFER，就可以將計數器輸出的計數信號回讀來作為下一個計數值的初值。在本實驗中，該信號是一個反饋信號。l 實驗心得耐心調試程序，更好的熟悉quartusII的使用流程，加深了對quartusII的仿真的認識。

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