摘要 摘要 當前 隨著深亞微米技術的發展 嵌入式s r a m 將更多的應用于s o c 系統 中 并且在整個s o c 中占據更多的面積 由于嵌入式s r a m 的內嵌性 它的管 腳并沒有引到外部引腳上 并且由于外部測試會由于測試環境的復雜 很難做 到全速測試 因此使用存儲器內建自測試 m e m o r y b i s t 系統進行可靠性分析 顯得尤為重要 作為本論文研究內容的存儲器內建自測試 m e m o r y b i s t 芯片設計 不僅 可以作為i p 核 嵌入到s r a m 中實現內部全速自動測試 而且可以單獨流片 獨立成為專門測試s r a m 的測試芯片 本論文所設計研究的內容對當前和今后 存儲器有效和高速測試的發展都有著非常大的實際應用價值和廣泛的市場前 景 本論文完成了存儲器內建自測試 m e m o r y b i s t 芯片的a s i c 設計與實現 該芯片是針對4 顆不同容量的雙端口s r a m 測試芯片的設計 同時支持m a r c h c m a r c hd 2 p f 兩種主流存儲器測試算法 同時將m a r c h 算法擴展為字定向算 法 在保證測試的故障覆蓋率的同時 提高了測試效率 節約了測試的時間成 本 在時序方面采用了并行處理的p i p e l i n e 結構 理論分析表明這種結構在減 少測試時間方面是有效的 實現了全速測試 支持在高速內部測試的同時將內 部的錯誤地址和錯誤數據信息以慢速向外輸出 有效降低了高速測試條件下芯 片的調試難度 關鍵詞 嵌入式s r a m m b i s ts r a m 故障模型m a r c h 算法 a b s t r a c t ab s t r a c t n o w a d a y s i t l lt h ed e e ps u b m i c r o np r o c e s st e c h n o l o g yd e v e l o p m e n t t h e r e w i l lb em o r ea n dm o r ee m b e d d e ds r a mi ns o c a n dt a k i n gu pm o r ea n dm o r ea r e a b e c a u s eo fi t se m b e d d e dc h a r a c t e r i s t i c t h ee m b e d d e ds r a mh a v en op i nl i n k i n gt o t h eo u t p u tp o r t a n da l s oh a r dt od of u l l s p e e dt e s td u et ot h ec o m p l e xe x t e r i o r e n v i r o n m e n t s o i ti sv e r yi m p o r t a n ta n du s e f u lt oi m p o s em b i s ts y s t e mo nm e m o r y d f t d e s i g nf o rt e s t t h ed e s i g no fm e m o r y b i s tf o rt e s t i n gs r a mw i l ln o to n l yw o r ka si pc o r e w h i c hi se m b e d e di n t os r a mi no r d e rt oi m p l e m e n tf u l l s p e e dt e s t b u sa l s oc a nb e w o r ka sa ni n d e p e n d e n tc h i pf o rt e s t i n gs r a m s ot h ep r o j e c ti nt h i st h e s i sh a sv e r y l a r g ea p p l i c a t i o nv a l u ea n dg r e a tm a r k e tf o r e g r o t m di nt h ep r e s e n ta n dt h ef u t u r e t h i st h e s i si saa s i cd e s i g no fm e m o r y b i s t b a s e do nf o u rt w o p o r ts r a m s w i t hd e f f e r e n tc e l ld e n s i t y t h ec h i ps u p p o r tm a r c hc a n dm a r c hd 2 p fm e m o r y t e s t i n ga l g o r i t h m a tt h es a m et i m e w ee x t e n dt h em a r c ha l g o r i t h mt oaw o r d o r i e n t e da l g o r i t h m w h i c he n h a n c et h et e s te f f i c i e n c ya n ds a v et h et e s tc o s tu n d e r a s s u r i n gt h ef a u l tc o v e r a g e t h es e q u e n t i a ld e s i g nu s e sap i p e l i n ep r o c e s s i n g a p p r o a c h b e c a u s et h e o r e t i c a la n a l y s i ss h o w s t h a tt h ea p p r o a c hc a nr e d u c et h et e s t i n g t i m ee f f e c t i v e l y a c h i e v i n gt h ef u l l s p e e dt e s t i n g a tt h es a m et i m e i ta l s os u p p o r t o u t p u tt h ei n t e r i o rw r o n ga d d r e s sa n dw r o n gd a t aa tac o m p a r a t i v el o ws p e e d t h e n d e c r e a s et h ed i f f c u l t yo ft e s t i n gt h ec h i pa tf u l l s p e e d k e yw o r d s e m b e d d e ds r a mm b i s t s r a mf a u l tm o d e lm a r c h a l g o r i t h m i i 南開大學學位論文使用授權書 根據 南開大學關于研究生學位論文收藏和利用管理辦法 我校的博士 碩士學位獲 得者均須向南開大學提交本人的學位論文紙質本及相應電子版 本人完全了解南開大學有關研究生學位論文收藏和利用的管理規定 南開大學擁有在 著作權法 規定范圍內的學位論文使用權 即 1 學位獲得者必須按規定提交學位論文 包 括紙質印刷本及電子版 學校可以采用影印 縮印或其他復制手段保存研究生學位論文 并編入 南開大學博碩士學位論文全文數據庫 2 為教學和科研目的 學校可以將公開 的學位論文作為資料在圖書館等場所提供校內師生閱讀 在校園網上提供論文目錄檢索 文 摘以及論文全文瀏覽 下載等免費信息服務 3 根據教育部有關規定 南開大學向教育部 指定單位提交公開的學位論文 4 學位論文作者授權學校向中國科技信息研究所和中國學 術期刊 光盤 電子出版社提交規定范圍的學位論文及其電子版并收入相應學位論文數據庫 通過其相關網站對外進行信息服務 同時本人保留在其他媒體發表論文的權利 非公開學位論文 保密期限內不向外提交和提供服務 解密后提交和服務同公開論文 論文電子版提交至校圖書館網站 h t t p 2 0 2 1 1 3 2 0 1 6 1 8 0 0 1 i n d e x h t m 本人承諾 本人的學位論文是在南開大學學習期間創作完成的作品 并已通過論文答辯 提交的學位論文電子版與紙質本論文的內容一致 如因不同造成不良后果由本人自負 本人同意遵守上述規定 本授權書簽署一式兩份 由研究生院和圖書館留存 作者暨授權人簽字 2 0 年月日 南開大學研究生學位論文作者信息 論文題目 姓名學號答辯日期年月日 論文類別博士口學歷碩士口 碩士專業學位口高校教師口同等學力碩士口 院 系 所專業 聯系電話e m a i l 通信地址 郵編 備注 是否批準為非公開論文 注 本授權書適用我校授予的所有博士 碩士的學位論文 由作者填寫 一式兩份 簽字后交校圖書 館 非公開學位論文須附 南開大學研究生申請非公開學位論文審批表 南開大學學位論文原創性聲明 本人鄭重聲明 所呈交的學位論文 是本人在導師指導下 進行 研究工作所取得的成果 除文中已經注明引用的內容外 本學位論文 的研究成果不包含任何他人創作的 已公開發表或者沒有公開發表的 作品的內容 對本論文所涉及的研究工作做出貢獻的其他個人和集 體 均已在文中以明確方式標明 本學位論文原創性聲明的法律責任 由本人承擔 學位論文作者簽名 年月 日 第一章引言 第一章引言 本章主要介紹存儲器的發展歷史 并簡要介紹了國內外m e m o r y b i s t 的研 究狀況和發展方向 最后簡要介紹本文所做的工作 第一節存儲器發展簡介 自從1 9 7 1 年底第一塊d r a m 的誕生 存儲器已有近4 0 年的歷史 美國最 開始成為存儲器生產大國 市場占有率一度高達9 1 美國存儲器設計與制造 公司代表 英特爾 美光半導體 二十世紀7 0 年代后期 日本憑借其大規模 低成本的生產優勢 逐漸取得存儲器生產領域的領先地位 日本存儲器設計與 制造公司代表 日立 n e c 富士通 二十世紀8 0 年代的韓國 步日本的后塵 大量引進美國 日本的先進技術和生產設備 以其低廉的勞動力價格優勢 成 為存儲器生產 銷售大國 韓國存儲器設計與制造公司代表為 三星半導體 現代半導體 德國也是生產和銷售存儲器主要國家之一 其公司代表為英飛凌 科技 隨著半導體工藝的不斷等比例縮小 許多片外器件不斷被集成到系統芯 片 以下簡稱s o c 中去 存儲器由于其廣泛的應用成為不可或缺的重要一員 存儲器在s o c 中的比例 面積 不斷上升 到2 0 1 0 年 約9 0 的硅片面積都 被不同功能的存儲器所占據 l 存儲器的種類很多 半導體存儲器一般包括m a s k r o m e p r o m e e p r o m s r a m d r a m 和f l a s h 等 目前 國際上存儲器 生產工藝已達2 2n i l l 的制程 第二節國內外m b i s t 研究情況 固定測試向量的b i s t 在當今的存儲器測試領域中占據主導地位 固定的測 試向量意味著測試向量按照預先設計好的算法生成 例如m a r c h 算法 對于 b i s t 設計來說 主要采用的有兩種技術 基于狀態機的硬件技術和基于微代碼 的軟件技術 2 狀態機b i s t 根據設計的不同 可以生成一個單一 或者復雜的測試向量 第一章引言 這種b i s t 通常在a s i c 領域中都是使用特定軟件 例如m e n t o r 公司的 m b i s t a k h i t e c t 生成基于某一算法的r t l 代碼 然后隨硬件代碼一并綜合 嵌 在芯片當中一同流片 然而 一個好的存儲器測試方法需要一系列的測試算法 來達到理想的芯片測試覆蓋率 這就造成了狀態機設計的復雜性 同時 這種 軟件生成基于狀態機的b i s t 通常會同時生成幾個 甚至幾百個鎖存器 這就 有可能破壞整個a s i c 設計的時序 使得我們的設計難以優化 甚至難以實現 基于微代碼的b i s t 是一種可編程的b i s t 是將軟件指令輸入c p u 中 然 后由c p u 發出指令 在系統測試過程中生成相應的測試向量 隨著工藝的發展 而引入新錯誤的模型 在軟件上也更加容易實現 這就使得基于微代碼的b i s t 具有很大程度的靈活性 然而 這種b i s t 是依托于c p u 的軟件實現方法 它 也有它自身的缺陷 首先 它要求硬件中必須有c p u 這種強大的運算單元來維 持b i s t 算法的向量生成 如果在系統中沒有支持可編程的c p u 那么這種b i s t 將是無法實現的 其次 為了支持b i s t 算法 在s o c 設計中的c p u 部分的設 計難度又會增加 直接導致了整個設計的難度增加 對于b i s t 設計來說 除了要減小引入b i s t 之后導致的存儲器性能下降之 外 一個很重要的標準就是如何減小引入b i s t 之后所帶來的面積和引腳的消耗 由于s o c 設計中存儲器的面積在不斷的增加 而且類型 容量 時序等方面都 會不同 當前b i s t 技術面臨的問題主要在于 如何減小b i s t 所占用的額外硅 片面積 如何支持b i s t 自動診斷的能力 如何減小測試功耗的消耗 如何支持 各種各樣的存儲器 如單端口 雙端口存儲器 第三節本論文研究的內容與意義 為了不斷適應更大數據處理量的需求 今天的片上系統 s o c 中使用的嵌 入式存儲器的容量越來越大 大部分芯片面積正在由邏輯部分主導轉向存儲器 器件主導轉變 除此之外 當今復雜的s o c 設計大多都使用內嵌式存儲器 而 且規模龐大 2 5 6 m b i t s 或者更多 因此 s o c 芯片的良率將大大取決于這些 內嵌存儲器的良率 由于存儲器的良率會隨著存儲器容量的增加而減小 除非 我們加入特殊的設計和工藝 用以保證存儲器的良率 否則整個s o c 芯片的良 率將變得不可接受 為了達到一個良好的芯片產品良率 內嵌式存儲器還必須 具備自動修復的能力 這樣 內建自測試系統b i s t b u i l d i n s e l f t e s t 內建 2 第一章引言 自分析系統b i s a b u i l d i n s e l f a n a l y s i s 和內建自修復系統b i s r b u i l i n s e l f r e p a i r 就有了存在的必要性和重要性 本文主要介紹了基于s r a m 的b i s t 技術 m e m o r y b i s t 本課題是蘇州 秉亮科技有限公司s r a m 設計組的研發子項目 目的在于實現嵌入式雙口 s r a m 內建自測試設計的新方法 本設計完成了存儲器內建自測試 m e m o r y b i s t 芯片的a s i c 設計與實現 屬于前文提到的基于狀態機的b i s t 設計 該 芯片是針對一款4 顆不同容量雙端口s r a m 測試芯片的設計 同時支持m a r c h c m a r c hd 2 p f 多種主流存儲器測試算法 支持將出錯信息保存 并在較慢時 鐘頻率下向外輸出錯誤信息 方便流片后的f p g a 片上測試中使用邏輯分析儀 抓取錯誤信息 3 第二章集成電路可測性設計 第二章集成電路可測性設計 m e m o r y b i s t 是一種結構性集成電路可測性設計技術 d f t d e s i g nf o r t e s t 本章中詳細介紹了d f t 的基本概念 常用的d f t 方法及其適用場合 分 析了系統芯片可測試性設計所遇到的挑戰 第一節集成電路測試和設計可測性基礎 2 1 1 可測性設計目的和重要性 v l s i 芯片是通過一系列的處理步驟制造的 這些步驟涉及光學 冶金學和 光學等一系列復雜的工藝 芯片在這些過程中可能產生物理缺陷 導致芯片不 能正常工作 因此對芯片進行測試成為芯片設計 生產的過程中一個必不可少 的環節 可測性設計是在1 9 7 0 年在c h e r r y h i l l 鋇t 試會議上提出的 然而可測性設計的 必要性直至上個世紀7 0 年代中期隨著集成電路設計的發展才逐漸被人們認識 隨后關于可測性設計設計方面的論文和研究成果越來越多 目前在一些重要的 國際會議上 如國際測試會議 i t c 國際設計自動化會議 d a c 等都有專 門的分組會 此外 一些可測性設計的規則已經成為集成電路設計的工業標準 如i e e e l l 4 9 1 標準等 可測性設計己經成為集成電路設計領域一個極其重要的組 成部分 電路的可測性與產品的質量可靠性息息相關 產品成品率 y 故障級 d l 故障覆蓋率 t 的關系為式2 1 d l 1 一 1 一r 2 1 如果要求故障級達n 0 1 在故障覆蓋率為9 0 9 6 的情況下 成品率必須到 9 9 1 而實際的成品率幾乎不可能達到9 0 因此只有提高故障覆蓋率才能降 低故障級 減少劣質產品流入市場的概率 特別是在成品率比較低的況下 高 故障率的測試可以彌補成品率低的缺陷 4 第二章集成電路可測性設計 綜上所述 s o c 時代的到來 芯片測試問題變得越來越重要 為了達到所需 的故障覆蓋率 同時又減小測試開銷 人們逐漸把注意力集中到電路設計方面 對電路進行改動設計 使之容易測試 這種在設計過程中考慮可測性的設計方 法稱為可測性設計 圖2 1 顯示了采用無約束設計和采用可測性設計后的測試開 銷的關系 9 1 h l o o 8 0 6 0 4 0 2 0 l2 345 6 7 8 91 0g 1 0 0 0 h 一測試開銷d 一門數u d 一無約束設計u t 一可測性設計 圖2 1 測試費用與電路規模的關系 從由圖2 1 可以看出 對于無約束設計 測試開銷隨著電路規模的增大呈指 數上升 而采用了可測性設計之后 測試開銷與電路規模基本呈線性增長關系 因此 對于v l s i 可測性設計是必不可少的 2 1 2 測試類型 可測性設計的方法主要可分成兩大類 一類是專項設計 a dh o ed e s i g n 功 能點測試 即按功能基本要求設計系統和電路 采取一些比較簡單易行的措施 使它們的可測性得到提高 另一類是結構設計 s t r u c t u r e dd e s i g n 它是根據可 測性設計的一般規則和基本模式來進行電路的功能設計 專項設計方法主要針 對組合邏輯電路的測試 而數字系統中故障診斷的困難往往是時序電路的測試 時序電路比組合電路更加難于測試的主要原因有 1 時序電路中存在著反饋線 而對反饋線的處理是比較困難的 2 由于時序電路中存在著存儲元件 因此電路中存在著狀態變量的初態問 題 在沒有總清零或復位的條件下 這些狀態變量的初態是隨機的 必須尋找 一個復位序列使這些狀態變量轉移至已知的確定狀態 5 第二章集成電路可測性設計 3 時序元件 尤其是異步時序元件 對競爭現象是異常敏感的 因此其產 生的測試序列 不僅在邏輯功能上要滿足測試要求 而且要考慮到競爭態對測 試過程的影響 為了簡化時序電路的測試向量生成的復雜程度 提高故障覆蓋 率 需要提高對時序電路的內部狀態的控制和觀察能力 增加可控性和可觀性 因此提出了基于結構設計的可測性設計方法 所謂結構設計方法就是從可測性的觀點對電路的結構提出一定的設計規 則 使得設計的電路容易測試 主要有掃描設計 s c a nd e s i g n 邊界掃描設計 b o u n d a r y s c a n 內建自測試設計 b u i l t i ns e l f t e s t b i s t 等 3 4 5 1 本文所 采用的內建自測試設計就是屬于結構性設計方法 第二節可測性設計方法 可測試性技術的方法可分為功能點測試 基于掃描技術的結構化測試和內 建自測試 2 2 1 功能點測試 功能點測試技術可用于特殊電路和單元的測試 它是針對一個已經定型的 電路設計中的測試問題而提出的 該技術有分塊 增加測試點 利用總線結構 等幾種主要方法 分塊法采用的技術有機械式分割 跳線和選通門等 機械式分割是將整個 電路分割為多塊 這樣雖然使得測試生成故障模擬的工作量減少 但是卻不利 于系統的集成 費用也大大增加 采用跳線的方法則會引入大量的i o 端口 而選通門的方法則需要在設計中引入大量的輸入 輸出端口以及完成選通功能 所必須的模塊 增加測試點是提高電路可測試性最直接的方法 其基本方法是將電路內難 于測試的節點引出 作為測試點 如果測試點直接用作系統的原始輸入 則可 以提高該電路節點的可控性 如果測試點用作系統的原始輸出 則可以提高電 路的可觀察性 該方法的缺點是由于引腳數目的限制 所能引入的測試點數目 非常有限 利用總線結構類似于分塊法 它將電路分成若干個功能塊 并且與總線相 6 第二章集成電路可測性設計 連 可以通過總線測試各個功能模塊 改進各功能模塊的可測試性 這種方法 的缺點在于不能檢測總線自身的故障 功能點測試技術的缺點在于它不能解決成品電路的測試篩選生成問題 只 能用來輔助分析測試 另外 它需要在電路中每個測試點增加可控的輸入端和 可觀察的輸出端 因此而增加了附加的連線與i o 端口 給后端的布局布線帶 來了較多的麻煩 也使得芯片面積的開銷較大 2 2 2 掃描測試 結構化d f t 技術對電路結構進行總體上的考慮 只增加了用于測試的內部 邏輯電路 就可以訪問芯片內部電路節點 按照一定的d f t 規則進行測試電路 設計 具有通用性好和自動化程度高的特點 掃描設計是一種應用最為廣泛的可測性設計技術 是主要的時序電路的可 測試設計方法 測試時能夠獲得高達1 0 0 的故障覆蓋率 掃描設計是通過將電 路中的時序元件轉化成為可控制和可觀測的單元 再把這些時序元件連接成一 個或多個移位寄存器 又稱掃描鏈 測試時掃描鏈可以通過掃描輸入端將其置 成特定狀態并通過掃描輸出端將其中的內容移出觀察 測試數據在掃描鏈上時 串行移動的 假設電路中的時序元件是由圖2 2 a 所示的d 觸發器組成 2 2 b 貝j j 為一個在d 觸發器的基礎上設計的具有掃描功能的觸發器 街d 魎茇羹 q 圖2 2 掃描觸發器的結構 伯 掃描簸發鼉 從圖2 2 b 中可知掃描觸發器主要是在原觸發器的d 輸入端增加了一個多路 選擇器 通過掃描控制信號 s c a n e n a b l e 來選擇觸發器的輸入數據是正常工作 時的輸入信號 d 還是測試掃描數據 s c a n i n 7 第二章集成電路可測性設計 圖2 3 掃描設計的基本結構 描輸出 掃描設計就是利用經過變化的掃描觸發器連接成一個或多個移位寄存器 即掃描鏈 圖2 3 為掃描設計的基本結構 這樣的設計可以把復雜的時序電路的 測試向量生成轉化為組合電路 全掃描設計 或部分時序電路 部分掃描設計 明顯的降低了測試向量生成的復雜度 由上可知 掃描技術是指通過將電路中任一節點的狀態移進或移出來進行 測試定位的手段 其特點是測試數據的串行化 通過將系統內的寄存器等時序 元件重新設計 使其具有可掃描性 測試數據從芯片端口經移位寄存器等組成 的數據通路串行移動 并在數據輸出端對數據進行分析 以此來提高電路內部 節點的可控制性和可觀察性 達到測試芯片內部節點的目的 掃描技術分為全 掃描技術 部分掃描技術和邊界掃描技術 所謂全掃描技術就是將電路中所有的觸發器用可掃描觸發器替代 使得所 有的觸發器在測試的時候鏈接成一個移位寄存器鏈 稱為掃描鏈 這樣 電路 在測試時就可以分成純組合邏輯的測試和移位寄存器鏈的測試 電路中所有的 狀態可以直接從原始輸入和輸出端得到控制和觀察 全掃描技術可以顯著的減 少測試生成的復雜度和測試費用 但這是以犧牲芯片面積和降低系統速度為代 價的 部分掃描的方法是只選擇需要觀察的關鍵路徑上的一部分觸發器構成掃描 鏈 降低了掃描設計的芯片面積開銷 減少了測試時間 其關鍵技術在于如何 選擇觸發器 對部分掃描技術的研究主要在于如何減少芯片面積 降低對電路 8 第二章集成電路可測性設計 性能的影響 提高電路的故障覆蓋率和減小測試矢量生成的復雜度等方面 邊界掃描技術是各i c 制造商支持和遵守的一種掃描技術標準 起先主要用 于對印刷電路板的測試 它提供一個標準的測試接口簡化了印刷電路板的焊接 質量測試 它是在i c 的輸入輸出端口處放置邊界掃描單元 并把這些掃描單元 依次連成掃描鏈 然后運用掃描測試原理觀察并控制芯片邊界的信號 邊界掃 描技術也可用于對系統芯片進行故障檢測 但是由于這種測試觀測方法要將所 有的并行輸入 輸出數據串行化 測試時間相當長 因此這種方法目前一般用于 對板級系統的互連測試與電路板之間的互連測試 l l i l 墓 圖2 4 具有邊界掃描結構的v l s i 邊界掃描的基本原理是在靠近待測器件的每一個輸入漸出管腳處增加一個 邊界掃描單元 并把這些單元連接成掃描鏈 運用掃描測試原理觀察并控制待 測器件邊界的信號 在圖2 4 中 與輸入節點x l x 2 x n 和輸出節點y 卜y 2 y m 連接的s e 辰i 為邊界掃描單元 它們構成一條掃描鏈 稱為邊界掃描 寄存器 b s r 其輸入為t d i t e s td a t ai n p u t 輸出為t d o t e s td a t ao u t 在測試時由b s r 串行的存儲和讀出測試數據 此外 還需要個測試控審 j 信號 選 擇t m s t e s tm o d es e l e c t 和測試時鐘t c k t e s tc l o c k 來控制測試方式的選 擇 邊界掃描技術降低了對測試系統的要求 可實現多層次 全面的測試 但 實現邊界掃描技術需要附加一定的芯片面積 同時增加了連線數目 且工作速 度有所下降 邊界掃描技術是一種擴展的自治測試技術 它在測試時不需要其 它的測試設備 不僅可以測試芯片或p c b 板的邏輯功能 還可以測試i c 之間或 p c b 板之間的連接是否存在故障 9 第二章集成電路可測性設計 2 2 3 內建自測試 內建自測試 b i s tb u i l d i n s e l f t e s t 3 0 j 技術對數字電路進行測試的過程 可分為兩個步驟 首先將測試信號發生器產生的測試序列施加到被測電路 然 后由輸出響應分析器檢查被測電路的輸出序列 以確定電路是否存在故障以及 故障的位置 b i s t 主要完成測試序列生成和輸出響應分析兩個任務 通過分析被測電路 的響應輸出 判斷被測電路是否存在故障 因此 對數字電路進行b i s t 測試 需要增加三個硬件部分 測試序列生成器 輸出響應分析器和測試控制部分 在測試序列生成器中 有確定性生成 偽窮舉測試生成和偽隨機測試生成 等幾種方法 確定性測試方法是一種針對特定的電路故障進行測試的方法 雖然可以得 到很高的故障覆蓋率 但硬件開銷大 僅在測試碼個數較少的時候采用 偽窮舉測試的方法是把所有可能輸入都加以計算的測試方法 它的最大特 點是故障覆蓋率可以達到1 0 0 但其計算量與輸入端子呈冪次方關系 因此計 算量很大 如果將電路分為多個原始輸入變量互相獨立的塊 則測試數將大大 減少 偽窮舉法就是這樣一種壓縮測試向量的方法 偽窮舉法也具有很高的故 障覆蓋率 但偽窮舉法對電路進行劃分比較困難 有相當的局限性 而且由于 加入了附加硬件 可能對電路性能產生負面效應 偽隨機測試是一種廣泛使用的測試方法 該方法可以對被測試電路產生大 量的測試代碼 而且硬件電路開銷較小 同時具有較高的故障覆蓋率 l f s r l i n e a rf e e d b a c ks h i f tr e g i s t e r 線性反饋移位寄存器 就是這樣一種測試代碼 生成電路 實現輸出響應分析的方法有r o m 比較邏輯法 多輸入特征寄存器法和跳變 計數器法等 r o m 比較邏輯法是將正確的響應存儲在芯片內的r o m 中 在測 試的時候 將其與測試響應進行比較 但這種方法會因為占用太多的芯片面積 而毫無實用價值 多輸入特征寄存器方法是將被測試電路中各節點的響應序列 進行處理 得到與測試響應序列等長的特征字 s i g n a t u r e 然后與無故障電路 節點的響應序列特征值進行比較 如果兩者相同 則說明電路正常 否則表明 被測試電路有故障存在 跳變計數器法是通過比較輸出響應的跳變總數 來判 斷被測試電路是否正常工作 因此需要存儲和比較跳變次數 從而使得所需要 1 0 第二章集成電路可測性設計 的存儲空間與測試時間都得到大幅度的降低 但是后面兩種方法是以犧牲故障 覆蓋率為代價的 實現d f t 的工具應該首推m e n t o r 公司 f a s t s c a n 可以用于全掃描邏輯電路 的測試 f l e x t e s t 則可以用于解決部分掃描設計問題 l b i s t a r c h i t e c t 則用來生 成邏輯電路的b i s t 部分 適用于i p 或宏模塊的內建自測試設計 m b i s t a r c h i t e c t 可以用來實現存儲器的b i s t b s d a r c h i t e c t 可以用來生成邊界掃描電路 s y n o p s y s 公司也有自己的d f t 實現工具 d f tc o m p i l e r 用來完成可測試性設 計綜合 t e t r a m a x 用來生成a t p g a u t ot e s tp a u e mg e n e r a t i o n 測試向量 v e r a d e v e l o p e r sk i t 貝l j 是測試平臺開發和測試向量自動生成工具 第三節存儲器測試結構和技術 2 3 1 存儲器內建自測試 今天的設計已經普遍含有5 0 的嵌入式存儲器 且這部分的比例預計在未 來幾年中還會加大 很明顯 為實現全面的系統級芯片 s o c 測試 必須制定 一種高質量的存儲器測試策略 存儲器緊湊的結構特征使其更容易受到各類缺 陷的影響 存儲器陣列工作模式本質上主要是模擬的 來自存儲器件的弱信號 被放大到適當的驅動強度 且存儲器單元的信號傳輸只涉及到很少的電荷 所 有這些設計特點都使存儲器陣列更容易受到錯綜復雜的制造缺陷的影響 而緊 密的存儲器陣列封裝造成了這樣一種情況 即相鄰單元的狀態在存在缺陷的情 況下可能會發生誤操作 因此某些缺陷可能只在特定的數據模式下才會暴露 此外 這些缺陷類型很多是具有時間相關性的 因此只有在正常工作頻率下才 會被發現 存儲器內建自測試 m e m o r y b i s t 是s o c 設計中用來測試嵌入式存 儲器的標準技術 它以合理的面積開銷來對單個嵌入式存儲器進行徹底的測試 最常見的存儲器b i s t 類型包括可完成三項基本操作的有限狀態機 f s m 將 測試模版 p a r e m 寫入存儲器 讀回這些模版并將其與預期的結果進行比較 為對嵌入式存儲器進行存取 m e m o r y b i s t 一般將測試多路復用器插入到地址 數據及控制線路中 m e m o r y b i s t 5 6 7 8 技術通過將外部測試功能轉移到芯片或安裝芯片的封裝 上 使得人們不需要復雜 昂貴的測試設備 同時由于b i s t 與待測電路集成在 1 1 第二章集成電路可測性設計 一塊芯片上 使測試可按電路的正常工作速度 在多個層次上進行 提高了測 試質量和測試速度 內建自測試電路設計是建立在偽隨機數的產生 特征分析 和掃描通路的基礎上的 采用偽隨機數發生器生成偽隨機測試輸入序列 應用 特征分析器記錄被測試電路輸出序列 響應 的特征值 利用掃描通路設計 串行輸出特征值 當測試所得的特征值與被測電路的正確特征值相同時 被測 電路即為無故障 反之 則有故障 被測電路的正確特征值可預先通過完好電 路的實測得到 也可以通過電路的功能模擬得到 由于偽隨機數發生器 特征 分析器和掃描通路設計所涉及的硬件比較簡單 適當的設計可以共享邏輯電路 使得為測試而附加的電路比較少 容易把測試電路嵌入芯片內部 從而實現內 建自測試電路設計 2 3 2 存儲器b i s t 組成 m e m o r y b i s t 通常采用一種或多種算法為測試存儲器一種或多種缺陷類型 而特別設計 m e m o r y b i s t 電路包括測試向量產生電路 b i s t 控制電路 響應 分析器三部分 1 測試向量生成電路 測試向量產生電路可生成多種測試向量 不同的測試算法實現的電路所產 生的測試向量內容也不同 如何生成一個簡單有效的測試向量是衡量b i s t 電路 的好壞的關鍵因素 傳統的測試向量生成策略是將要生成的向量存儲在在線 r o m 中 測試時順序將r o m 中的測試向量輸入到被測試電路中 這種測試方 法不需要再去生成所需的測試向量 因此速度比較快 但是當數據量比較大的 時候 r o m 電路將占據大量的空間 使得額外的面積開銷變得無法接受 然后 人們又發明了窮舉法來生成所需要的向量 窮舉法窮舉各種取值來組成要生成 的測試向量 這種方法可以達到很高的故障覆蓋率 但是窮舉法也會生成很多 重復的測試向量 同時隨著測試輸入端口的增加 測試時間又會變得很長 測 試的成本也會很高 目前較常使用的是一種偽窮舉法 將存儲器電路劃分成很 多塊后再分別采用窮舉測試 但是 對存儲器電路的劃分比較困難 而且要引 入附加的硬件 對電路的性能有影響 由于窮舉法的種種缺陷 人們又引入了 偽隨機法 偽隨機法的特點是 偽隨機數發生器經過初始化后能自動地產生測 試向量 其測試向量的數目與偽窮舉法的測試向量差不多 僅僅是沒有包含全 1 2 第二章集成電路可測性設計 零的情況 而且硬件開銷小 測試響應分析結果容易存儲 分析 因此被人們 廣泛地采用 2 b i s t 控制電路 b i s t 控制電路通常由狀態機實現 控帶i j b i s t 對存儲器的讀寫操作 設計狀 態機按照測試算法所需要的步驟控帛i j b i s t 電路對存儲器進行有規律的讀和寫 操作 同時控制輸出電路的比較工作的時序 3 測試響應分析的策略 響應分析器既可以用比較器實現 也可以用壓縮器多輸入移位寄存器 m i s r 電路實現 它對照已知正常的存儲器響應 比較實際存儲器模型響 應并檢測器件錯誤 測試向量分析主要任務是分析輸出的響應是否正確 最初 人們使用類似 測試向量生成策略的方法 將正確的向量存儲在在線r o m 中 但是同樣由于在 線r o m 會占據大量的面積 當測試向量比較多的時候 這種方法也會變得無法 接受 同時 面對大量的向量測試 如果一個一個地去將輸出響應向量與正確 向量進行對比 也會浪費大量的測試時間 增加測試成本 由于存儲器本身的 特殊性 它測試輸出不會像普通的數字邏輯電路那樣可以預測輸出 因此它的 測試就無法使用數字測試設計中常使用的壓縮技術分析測試響應 只能按照測 試向量的原始數目去挨個做對比 但是由于測試向量生成電路 b i s t 控制電路 和測試響應分析設計所涉及的硬件比較簡單 適當的設計可以共享邏輯電路 不需要單獨為測試響應分析提供單獨的正確響應數據 使得為測試而附加的電 路比較少 容易把測試電路嵌入芯片內部 從而實現內測試電路的設計 1 3 第三章s r a m 工作原理及故障模型介紹 第三章s r a m 工作原理及故障模型介紹 由于晶體管的密集 指數型增長 布線高密度 高復雜度 時序更嚴格 頻率更高 功能更復雜等客觀因素 在實際生產過程中嵌入式存儲器更易發生 物理故障 例如 固定故障 耦合故障 轉換故障 相鄰模式敏感故障 這些 故障在后文中將會討論 又由于物理缺陷的產生和影響過于復雜 且直接檢 測物理故障的難度非常大 所以有必要將物理缺陷轉變為描述出錯行為的故障 模型 也就是將物理檢測轉變為功能測試 從而回避了物理缺陷檢測的復雜度 提高了測試效率 本章將簡單介紹s r a m 基本結構及工作原理 以及m e m o r y b i s t 最關心的 s r a m 工作時序 并在此基礎上分析了單端口和雙端口存儲器的故障模型 為 后文選定m e m o r y b i s t 所需的測試算法打下基礎 第一節s r a m 電路基本介紹 3 1 1s r a m 工作原理 s r a m 有同步與異步之分 異步s r a m 采用內部事件產生時鐘信號來控制整 個電路的工作 比較典型的是通過地址轉換探測電路 a t d a d d r e s st r a n s i t i o n d e t e c t i o n 電路來產生時鐘信號 異步s r a m 的功耗比較小 但時序比較復雜 難以控制 且讀寫速度較慢 而同步s 刪則采用統一的外部時鐘信號來協調電 路的工作 由于有統一的外部時鐘 同步s r a m 的功耗較小 時序也較為簡單 速度較快 本次設計所涉及的s r a m 就是四顆同步雙端e l s r a m s r a m 讀取速度是由地址取數時間來衡量 它是指從地址輸入到數據讀出的 延遲時間 由從地址輸入到數據輸出關鍵路徑上的延遲決定 優化關鍵路徑上 的延遲是提高s r a m 性能的關鍵 如前文所述 m e m o r y b i s t 有必要工作在s r a m 的極限速度下 全速測試才可能重現更多的存儲器內部故障 表3 1 給出了s r a m 讀操作的關鍵路徑 1 4 第三章s r a m 工作原理及故障模型介紹 表3 1s r a m 讀操作的關鍵路徑 預充電行 列地址輸入行 列地址字線位線讀敏輸出 緩沖單元譯碼器感放緩沖 大器器 同步s r a m 以下均指同步s r a m 電路結構較為規整 總體結構如圖3 1 所示 整體電路可以劃分為存儲陣列 地址譯碼電路 數據輸入輸出緩沖電路 時序控制電路 敏感放大電路 列復用電路等六大部分 其中地址譯碼部分可 分為行地址譯碼和列地址譯碼兩組電路 在大容量分塊存儲體設計中 還需增 加一個塊地址譯碼電路來選擇存儲塊 存儲陣列由基本的存儲單元在水平方向 共享字線 在垂直共享位線排列而成 存儲單元采用六管互補c m o s 基本單元 實現單端口寫入和單端口讀出的方式 預充電電路在數據讀出或寫入之前 將 位線充電到一個高電平值 敏感放大器在讀操作時 將位線上小信號擺幅放大 到標準的邏輯電平值 提高數據讀出速度 隨著工藝的不斷等比例縮小 器件 尺寸也在不斷變小 極大的提高了s r a m 的容量 而與此同時 在深亞微米工 藝中 隨著導線寬度w 的減少 電阻會增大 其次 導線間距s 變小 線間耦 合作用非常顯著 互連線延遲成為一個不可忽視的因素 為了提高數據存取速 率 必須在電路結構上 做一定的優化 圖3 1s r a m 總體架構 1 5 第三章s r a m 工作原理及故障模型介紹 s r a m 外部引腳分別為地址總線 數據輸入總線 數據輸出總線 輸出使 能信號 時鐘信號 片選信號 讀寫控制信號等 其外部接口比較簡單 如圖 3 2 所示 其外部引腳如表3 2 描述 表3 2s r a m 外部引腳 名稱類型描述 i a m 1 o 輸入地址 a 0 為低有效位 d i w l o 輸入輸入數據 d i 0 為低有效位 c k 輸入時鐘信號 c s 輸入芯片使能 高有效 w e b 輸入讀 寫使能信號 低為寫使能信號 o e輸入輸出使能信號 d o 1 o 輸出輸出數據 d o 0 為低有效位 圖3 2s r a m 外部接口 s r a m 在外部控制信號o e c s w e b c k 的作用下 處于不同的工作狀 態 實現讀 寫 靜態和高阻等四種工作模式 s r a m 在系統時鐘的上升沿采入 外部輸入的地址 數據和控制信號 各信號只需滿足一定的建立時間和保持時 間 s r a m 即可在使能信號確定的模式下以系統時鐘確定的頻率工作 進行讀操 作或寫操作 或者處于靜態模式 1 6 第三章s r a m 丁作原理及故障模型介紹 表3 3s r a m 工作真值表 工 作 o ec sw e bd o功能描述 模 式 上一次 靜 地址輸入被禁止 存儲器數據保持不變 但 xlx讀出的 態 不能新的讀取或寫入 輸出數據保持穩定狀 模 數據態 式 輸入數 寫 在數據輸入總線d i n 1 0 上的數據寫入到地 hhl 模 址總線a m 1 0 所指定的存儲單元中 并被 據輸出到數據輸出總線d oe n 1 上 具備字節寫 式 功能 存儲單讀 hhh 元內的模 由地址總線a m 1 0 指定的存儲單元內的數 據被輸出到數據輸出總線d oi n 1 0 上 數據式 局 阻 lxxz輸出數據處于高阻狀態 模 式 3 1 2s r a m 基本工作時序 s r a m 工作模式分為 讀模式 寫模式 靜態工作模式和高阻模式 但一 般從系統應用的角度而言 高阻模式是不必要的 m e m o r y b i s t 關心的主要是 s r a m 的讀模式和寫模式 以及靜態工作模式 圖3 3 表示了s r a m 讀模式下的時序 從圖上可以看出 時鐘上升沿到來 之后 數據經過時間t a a 之后 出現在輸出引腳上 這段時間稱為輸出延遲時間 因為數據輸出有一個輸出延遲時間 所以為確保正確獲取s r a m 的輸出數據 在m e m o r y b i s t 時序設計的時候我們需要延遲一個周期進行取數據比較 這在 后文的m e m o r y b i s t 時序分析中會涉及到 1 7 第三章s r a m 工作原理及故障模型介紹 圖3 3 r a m 讀工作模式時序 在s r a m 設計時 為了確認輸入數據的正確性 寫入的數據被寫回到數據 輸出引腳上 這種設計稱為 w r i t e t h r o u g h 如圖3 4 表示了s r a m 寫模式下的 時序 輸入數據最短經過t w d x 時間后 出現在數據輸出引腳上 一下嘶 粕札i尊l 螄m l 讎 7 啊 氣又 0 弋 0 少一 t 辨 赫 l 塒黔i 嘲藏貔燃溉 猻 懿器象緩型 精群孵翻靜簟i 囂愛綴l 妻吐1 吩 t 一 k 抽 j 誓 i h 一 e f 一 f t 耕j 聊7 刪 黝g 錯 v g i i h 柵 獺 露 g 嬲 瑚 穰l 燃雕 瓚黲綴彩綴戮黲鬈綴移鬻戮綴荔笏彩笏戮綴黝綴緩篪戮麓貔緩 豁鞠t l i 磚群霰戮鞠鯔鞘滋鞘釅緩 豹 t d o 圣鼽 蚺 揮鬣嘲繃堿黼 疊搿 嘲 l 圖3 4s r a m 寫工作模式時序 當s r a m 不進行讀或寫操作時 只要系統不掉電 s r a m 存儲的數據都不會 丟失 此時s r a m 處于靜態工作模式 系統只消耗較低的靜態功耗 數據輸出引 腳上保持上一次輸出的數據狀態 圖3 5 為s r a m 靜態時序圖 表3 4 是上圖中 s r a m 時序參數的說明 槲 獅戈 x 一 o 曩戮 鬻鞘簿鞘黼黔赫l 中 例 勃綏緩緞貔綴