四川師范大學成都學院本科畢業(yè)設計 紅外感應自動門的控制系統(tǒng)設計前言紅外感應自動門是最近幾年才發(fā)展起來的現(xiàn)代化自動門，它不但繼承了一般控制門的特點外還具有靈敏度高，開門迅速、噪聲小等優(yōu)點。紅外感應門在現(xiàn)今社會各界已廣泛使用并取得了較好的評價。現(xiàn)代人生活水平越來越高，審美觀點也比以前提高了,因此現(xiàn)代人對建筑房屋也非常審美。自動門在蓬勃發(fā)展現(xiàn)代建筑業(yè)內，一直是處于主導的角色，這對自動門企業(yè)公司是個好時機，同時也推進了自動門市場的規(guī)范和技術革新。在我國紅外感應自動門起比較遲，現(xiàn)在大多數(shù)是靠單片機控制的，它的功能一般，但性價比較高，為了完成更多難度的功能最近出現(xiàn)了用fpga控制的紅外感應自動門。日前,日本tanaka公司開發(fā)出一種智能自動門，它能夠準確判斷進出者的體型并根據(jù)不同人的不同體型特征決定門需要開啟多大。當人們需要穿過這扇門的時候，構成門扇的水平條便根據(jù)人的頭、肩、身軀、腳、手及隨身攜帶的箱包等參數(shù)再加上5至15厘米的盈余活動空間準確打開。當然，進出這扇門的人如果是乘坐輪椅或者是帶著寵物貓的話也不會遇到任何困難。這道智能門能夠識別出經常進入者的身份并阻止其他人隨便進入，大大增加了辦公場所或家庭的安全。1 紅外感應自動門控制系統(tǒng)分析現(xiàn)如今紅外感應自動門已不在是原始的開關門那么簡單了，以前很多都只有自動的開關門功能，而現(xiàn)在可以做到有人進入時有語音“歡迎光臨”，出門時有語音“謝謝光臨”等問候語，還可以在屏幕顯示相關信息，高級的還有密碼保護、金屬檢測等安全檢測功能1.1 設計任務分析任務：完成紅外感應自動門功能，使用fpga做一個能自動感應人開關門，并有發(fā)出聲音和顯示的功能。要求： a、當人靠近門時感應到人，很快反應打開門。b、當進入時，開門、發(fā)出聲音歡迎進入。c、當人出門時，開門、發(fā)出歡送的聲音。d、有人進或出門時，門打開后8秒后自動關門。e、在led上顯示出不同的狀態(tài)以示有人進或出本次設計為在節(jié)省成本的基礎上完成較齊全的功能，大多功能都在主芯片中完成，只通過外圍設備顯示出效果，因此沒有很多外圍電路。在主芯片中完成紅外信號感應的控制，電機的控制，led顯示的控制，蜂鳴器的控制等功能。1.2 系統(tǒng)結構設計 本次設計方案采用模塊累加的方法組成主要頂層電路，其包括紅外感應模塊、led顯示模塊、語音模塊、電機模塊和主芯片組成。連接如圖1.2-1所示：圖1.2-1 硬件連接圖1.3 實現(xiàn)過程紅外感應門控制功能的過程示意圖如圖1.3-1示：圖1.3-1 過程示意圖2 硬件部分2.1 紅外感應部分2.1.1 紅外感應（探測）實現(xiàn)的原理2.1.1.1 被動探測方式它主要利用在自然界，任何高于絕對溫度（- 273度）時物體都將產生紅外光譜，不同溫度的物體，其釋放的紅外能量的波長是不一樣的。全稱是被動式熱釋電紅外探測器。 在被動紅外探測器中有兩個關鍵性的元件。一個是熱釋電紅外傳感器(pir)，它能將波長為8一12um之間的紅外信號變化轉變?yōu)殡娦盘枺⒛軐ψ匀唤缰械陌坠庑盘柧哂幸种谱饔茫虼嗽诒粍蛹t外探測器的警戒區(qū)內，當無人體移動時，熱釋電紅外感應器感應到的只是背景溫度，當人體進人警戒區(qū)，通過菲涅爾透鏡，熱釋電紅外感應器感應到的是人體溫度與背景溫度的差異信號，因此，紅外探測器的紅外探測的基本概念就是感應移動物體與背景物體的溫度的差異。另外一個器件就是菲涅爾透鏡，菲涅爾透鏡有兩種形式，即折射式和反射式。菲涅爾透鏡作用有兩個:一是聚焦作用，即將熱釋的紅外信號折射（反射）在pir上，第二個作用是將警戒區(qū)內分為若干個明區(qū)和暗區(qū)，使進入警戒區(qū)的移動物體能以溫度變化的形式在pir上產生變化熱釋紅外信號，這樣pir就能產生變化的電信號。 人體都有恒定的體溫，一般在37度，所以會發(fā)出特定波長10微米左右的紅外線，被動式紅外探頭就是靠探測人體發(fā)射的10微米左右的紅外線而進行工作的。人體發(fā)射的10微米左右的紅外線通過菲泥爾濾光片增強后聚集到紅外感應源上。紅外感應源通常采用熱釋電元件，這種元件在接收到人體紅外輻射溫度發(fā)生變化時就會失去電荷平衡，向外釋放電荷，后續(xù)電路經檢測處理后就能產生報警信號。 2.1.1.2 主動探測方式主動紅外發(fā)射機通常采用紅外發(fā)光二極管作為光源，用晶體管或集成電路直接驅動，采用脈沖振蕩電路作為驅動電源，經過脈沖調制電路，產生一定占空比的脈沖調制波，加在紅外發(fā)光管兩端發(fā)射出去，這樣既降低了電源的功耗，又增強了主動紅外入侵探測器的抗干擾能力。同時為了進一步降低誤報率，防止入侵者刻意、有備而來的反防入侵手段，近來又運用了先進數(shù)字變頻的技術，即發(fā)射機與接收機的紅外脈沖頻率經過數(shù)字調制后是可變的，接收機只認定所選好的頻率，而對于其它頻率則不予處理，可以有效防止入侵者有目的發(fā)射某種頻率的紅外光入侵防區(qū)，而失去防范能力。 主動紅外探測器由紅外發(fā)射器和紅外接收器組成。紅外發(fā)射器發(fā)射一束或多數(shù)經過調制過的紅外光線投向紅外接收器。發(fā)射器與接收器之間沒有遮擋物時，探測器不會報警。有物體遮擋時，接收器輸出信號發(fā)生變化，探測器報警。2.1.2 自動門紅外感應的實現(xiàn)本次設計采用主動式的紅外感應，無人靠近時檢測信號正常，有人進入感應范圍時紅外線被中斷檢測器發(fā)出中斷信號驅動相應模塊完成功能。實現(xiàn)過程如圖2.1.2-1示：圖2.1.2-1 紅外感應門的實現(xiàn)2.2 fpga部分2.2.1 fpga的工作原理1985年，美國xilinx公司推出了現(xiàn)場可編程門陣列（fpga，field programmable gate array）它是當今專用集成電路（asic）中集成度最高的一種1。用戶可對fpga內部的邏輯模塊和i/o模塊重新配置，以實現(xiàn)用戶的邏輯，因而也被用于對cpu的模擬。用戶對fpga的編程數(shù)據(jù)一般存放在flash芯片中，當上電位時加載到fpga中，對其進行初始化。還可以通過在線對其編程，實現(xiàn)在線系統(tǒng)重構，通過這一特性可以很快構建一個實時定制的cpu。 fpga的編程資源主要有三類：可編程邏輯功能塊、可編程i/o塊和可編程互連。可編程邏輯功能塊它們通常排列成一個陣列，散布于整個芯片，是實現(xiàn)用戶功能的基本單元；可編程i/o塊常圍繞著陣列排列于芯片四周，用以完成芯片上邏輯與外部封裝腳的接口功能；可編程內部互連它們將各個可編程邏輯塊或i/o塊連接起來，在可編程邏輯塊的內部以互連線的結構和采用的可編程元件實現(xiàn)可編程連接的開關，。2.2.2 ep2c5系列器件（芯片）自發(fā)明世界上第一個可編程邏輯器件開始，altera公司秉承了創(chuàng)新的傳統(tǒng)，是世界上“可編程芯片系統(tǒng)”（sopc）解決方案的倡導者。而且altera公司在世界上pld市場占有率很高。altera的主流fpga分為3大類：低端fpga，側重成本應用，容量中等，性能可滿足一般要求，如cyclone系列等；中端fpga包括arria gx系列等；高端fpga，側重于高性能應用容量大，性能好，如startix系列等。為節(jié)省成本本次設計選用cyclone系列ep2c5q208c82。作為第二代cyclone系列，與第一代相比，它的成本更低，容量更大，特性更豐富。它采用1.2v、90nm、低k值絕緣工藝，裸片尺寸被盡可能的最小化。i/o端口設置見表2.2.2-1：表2.2.2-1 i/o端口設置器件邏輯單元ram塊總比特數(shù)18*18乘法器pllio口數(shù)差分通道ep2c546082611980813215858fpga的管腳圖2.2.2-1主要包括：用戶i/o（user i/o）、配置管腳、電源、時鐘及特殊應用管腳等。其中有些管腳可有多種用途，所以在設計fpga電路之前，需要認真的閱讀相應fpga的芯片手冊（下面管腳參數(shù)都是實際芯片引腳配置）。圖2.2.2-1 ep2c5q208c8管腳2.2.2.1 用戶i/oi/onum（lvdsnumn）：可用作輸入或輸出，或者雙向口，同時可作為lvds差分對的負端。其中num表示管腳序號。2.2.2.2 配置管腳msel1.0：用于選擇配置模式。fpga有多種配置模式，比如主動、被動、快速、正常、串行、并行等，可以此管腳進行選擇。 data0：fpga的串行數(shù)據(jù)輸入引腳，連接至配置器件的串行數(shù)據(jù)輸出管腳。 dclk：fpga的串行時鐘輸出引腳，為配置器件提供串行時鐘信號。 ncso（i/o）：fpga的片選信號輸出引腳，連接至配置器件的ncs管腳。 asdo（i/o）：fpga的串行數(shù)據(jù)輸出引腳，連接至配置器件的asdi管腳。 nceo：fpga下載鏈器件使能輸出引腳。在一條下載鏈（chain）中，當?shù)谝粋€器件配置完成后，此信號將使能下一個器件開始進行配置。下載鏈的最后一個器件的nceo應懸空。 nce：下載鏈器件使能輸入，連接至上一個器件的nceo。下載鏈第一個器件的nce接地。 nconfig：用戶模式配置起始信號。 nstatus：配置狀態(tài)信號。 conf_done：配置結束信號。2.2.2.3 電源管腳vccint：內核電壓。通常與fpga芯片所采用的工藝有關，例如130nm工藝為1.5v，90nm工藝為1.2v。vccio：端口電壓。一般為3.3v，還可以支持選擇多種電壓，如5v、1.8v、1.5v等。 vref：參考電壓。 gnd：信號地。2.2.2.4 時鐘管腳vcc_pll：鎖相環(huán)管腳電壓，直接連vccio。 vcca_pll：鎖相環(huán)模擬電壓，一般通過濾波器接到vccint上。 gnda_pll：鎖相環(huán)模擬地。 gndd_pll：鎖相環(huán)數(shù)字地。 clknum(lvdsclknump)：鎖相環(huán)時鐘輸入。支持lvds時鐘輸入，p接正端，num表示pll序號。 clknum(lvdsclknumn)：鎖相環(huán)時鐘輸入。支持lvds時鐘輸入，n接負端，num表示pll序號。 pllnum_outp(i/o)：鎖相環(huán)時鐘輸出。支持lvds時鐘輸入，p接正端，num表示pll序號。 pllnum_outn(i/o)：鎖相環(huán)時鐘輸出。支持lvds時鐘輸入，n接負端，num表示pll序號。2.2.2.5 特殊管腳vccpd：用于選擇驅動電壓。 vccsel：用于控制配置管腳和鎖相環(huán)相關的輸入緩沖電壓。 porsel：上電復位選項。 niopullup：用于控制配置時所使用的用戶i/o的內部上拉電阻是否工作。 tempdioden/p：用于關聯(lián)溫度敏感二極管。2.2.3 vhdl語言簡介vhdl(very-high-speed integrated circuit hardware description language)是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言3誕生于 1982 年。1987 年底，vhdl被 ieee 和美國國防部確認為標準硬件描述語言。vhdl主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，vhdl的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。一個完整的vhdl語言程序通常包含實體（entity）、構造體（architecture）、配置（configuration）、程序包（package）和庫（library）5個部分組成。vhdl的程序結構特點是將一項工程，或設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內部（或稱不可視部分），涉及實體的內部功能和算法完成部分。當完成一個設計實體定義了外部界面后，若其內部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種概念是將設計實體分成內外部分兩部分，這是vhdl語言系統(tǒng)設計的基本特點。2.2.4 quartus ii簡介quartus ii 是altera公司的第四代綜合性pld開發(fā)軟件平臺，支持原理圖、vhdl、veriloghdl以及ahdl（altera hardware description language）等多種語言設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整pld(fpga)設計流程。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于internet的協(xié)作設計。quartus平臺與cadence、exemplarlogic、 mentorgraphics、synopsys和synplicity等eda供應商的開發(fā)工具相兼容。改進了軟件的logiclock模塊設計功能，增添 了fastfit編譯選項，推進了網絡編輯性能，而且提升了調試能力。quartus ii不僅可以在xp、linux上使用還可以在unix上使用，除了可以使用tcl腳本完成設計流程外，還提供了完善的用戶圖形界面設計方式，具有運行速度快、界面統(tǒng)一、功能集中、易學易用等特點。quartus ii支持altera的ip核，包含了lpm/megafunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方eda工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方eda工具。此外，quartus ii 通過和dsp builder工具與matlab/simulink相結合，可以方便地實現(xiàn)各種dsp應用系統(tǒng)；支持altera的片上可編程系統(tǒng)（sopc）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。maxplus ii 作為altera的上一代pld設計軟件，由于其出色的易用性而得到了廣泛的應用。目前altera已經停止了對maxplus ii 的更新支持，quartus ii 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。altera的quartus ii 軟件中包含了許多諸如signaltap ii、chip editor和rtl viewer的設計輔助工具，集成了sopc和hardcopy設計流程，并且繼承了maxplus ii 友好的圖形界面及簡便的使用方法。 圖2.2.4-1中所示的第一行是quartus ii編譯界面，顯示有quartus ii自動設計的各主要處理環(huán)節(jié)，包括設計編輯輸入、設計分析和綜合、適配、編程（裝配）、時序參數(shù)分析以及編程下載等步驟。在圖2.2.4-1第二行的流程框圖，是與上行的quartus ii流程設計對照的eda開發(fā)流程。圖 2.2.4-1 quartus ii流程圖2.3 直流電機圖2.3-1 直流電機由直流電動機和發(fā)電機工作原理，直流電機5的結構應由定子和轉子兩大部分組成。直流電機運行時靜止不動的部分稱為定子，定子的主要作用是產生磁場，由機座、主磁極、換向極、端蓋、軸承和電刷裝置等組成。運行時轉動的部分稱為轉子，其主要作用是產生電磁轉矩和感應電動勢，是直流電機進行能量轉換的樞紐，所以通常又稱為電樞，由轉軸、電樞鐵心、電樞繞組、換向器和風扇等組成。本設計主要應用在紅外和fpga方面，在此直流電機只提及一下不做詳細說明介紹。 直流電機應用電路如圖2.3-1所示。3 軟件部分3.1 設計過程a、在f新建文件夾名為zhukong 作為工程文件夾如圖3.1-1所示：圖3.1-1 zhukong文件夾b、打開quartus ii 5.0 (32-bit)軟件，點擊菜單欄中的filenew project wizard新建一個工程項目，如圖3.1-2所示：圖3.1-2 新建工程c、在打開的新建工程項目中選擇f盤中的zhukong作為目標文件夾，并輸入工程項目名和文件名，如圖3.1-3所示：圖3.1-3 輸入文件（工程）名d、依次點擊next，選擇相應文件和為系統(tǒng)選擇目標芯片，最后點擊finish 完成工程項目的創(chuàng)建，然后再新建vhdl文本文件（filenewvhdl fileok）在文本文件中輸入主控制程序后，保存（注意名稱與工程名一樣）。源程序文件如下：主控制程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zhukong isport(clk:in std_logic;-時鐘信號 rst:in std_logic;-復位信號 hw_xinhao:in std_logic_vector(2 downto 0);-兩種信號輸入（正常、中斷進和出） s_xinhao:out std_logic_vector(2 downto 0);-顯示信號輸出（常態(tài)、進人態(tài)、出人態(tài)） s1_xinhao:out std_logic_vector(2 downto 0);-電機控制輸出（斷電狀態(tài)、正傳和反轉） s2_xinhao:out std_logic_vector(2 downto 0);-蜂鳴器輸出（斷電狀態(tài)、歡迎和再見）end;architecture one of zhukong isbeginprocessbeginif rst=1 then s_xinhao=011;s1_xinhao=011;s2_xinhao=011;-復位時態(tài)end if; if hw_xingao=011 then s_xingao=011;s1_xinhao=011;s2_xinhao=011;-非復位時態(tài)1end if;if hw_xingao=101 then s_xingao=101;s1_xinhao=101;s2_xinhao=101;-非復位時態(tài)2end if;if hw_xingao=110 then s_xingao=110;s1_xinhao=110;s2_xinhao=110;-非復位時態(tài)3end if;end process;end;e、再點擊編譯源文件，完成文件的編譯，并查找錯誤及修改，最終完成編譯通過。如圖3.1-4所示：圖3.1-4 編譯適配源（程序）文件下圖3.1-5是文件編譯的進度過程圖3.1-5 編譯適配過程f、將電機控制模塊程序、語音產生模塊程序、led顯示模塊程序進行模塊創(chuàng)建，如圖3.1-6所示：圖3.1-6 打包（模塊創(chuàng)建）過程如出現(xiàn)下圖3.1-7所示小窗口界面，表示，模塊創(chuàng)建成功，點擊確定。圖3.1-7 打包結果圖g、創(chuàng)建仿真文件并實現(xiàn)模塊的仿真（方法按：file-newvector waveform file添加輸入和輸出節(jié)點，保存再點擊），本次仿真是基于數(shù)模科技公司的magic3200開發(fā)套件，仿真如圖3.1-8示：圖3.1-8 仿真圖（示例）h、頂層文件的設計，新建好項目后，再新建原理圖，調入底層設計文件，并連接好線，并保存。i、為頂層設計文件選擇芯片，鎖定引腳（注意是與實驗箱上開發(fā)為準）再編譯頂層文件。j、鎖定引腳圖3.1-9如下示：圖3.1-9 引腳設定k、最后，連接實驗板，點擊下載按鈕下載程序，界面如下圖3.1-10示：圖3.1-10 下載程序界面選擇usb下載方式如下圖3.1-11示：圖3.1-11 選擇usb下載方式完成下載設備的設置后，點擊start按鈕開始下載程序如下圖，當達到100%時候完成下載。如圖3.1-12示：圖3.1-12 下載完成圖3.2 模塊源程序關閉當前工程項目，再新建另外一個工程項目模塊，如上面過程，最終完成電機控制模塊程序、語音產生模塊程序、led顯示模塊程序的設計，源程序如下.3.2.1 電機控制程序6library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dianji isport(clk:in std_logic; rst:in std_logic; s1_xinhao:in std_logic_vector(2 downto 0); kg_out:out std_logic_vector(1 downto 0);-開門和關門 dj_out:out std_logic_vector(2 downto 0);end;architecture one of dianji issignal m:std_logic;-分頻計數(shù)器signal yanshi:std_logic;-延時計數(shù)器beginprocess(clk)-分頻variable js_clk:integer range 0 to 2e6-1;-時鐘計數(shù)beginif clkevent and clk=1 then if js_clk2e6-1 then js_clk:=js_clk+1;else js_clk:=0;m=not m;end if;end if;end process;process(m)-延時variable js:integer range 0 to 8;-秒（分頻）計數(shù)beginif mevent and m=1 thenif js8 then js:=js+1;else js:=0;yanshi dj_out dj_out dj_out null;end case;end process;process(rst,kg,yanshi)-門控beginif rst=1 then dj_outtone=00000000000;code=0000;hightone=11111010101;code=0001;hightone=11011111010;code=0010;hightone=11000110111;code=0011;hightone=10111011110;code=0100;hightone=10100111001;code=0101;hightone=10010101000;code=0110;hightone=10000100101;code=0111;hightone=01111101010;code=0001;hightone=01111101010;code=0010;hightone=01100011100;code=0011;hightone=01011101111;code=0100;hightone=01010011101;code=0101;hightone=01001010100;code=0110;hightone=01000010011;code=0111;hightone=00111110101;code=0001;highnull;end case;end process;end;b、音節(jié)頻率產生程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity speakera isport(clk:in std_logic; tone:in std_logic_vector(10 downto 0); spks:out std_logic);end;architecture one of speakera issigned preclk,fullspks:std_logic;beginprocess(clk)variable count4:std_logic_vector(3 downto 0);beginpreclk11 then preclk=1;count4:=0000;elsif clkevent and clk=1 then count4:=count4+1;end if;end process;process(preclk,tone)variable count11:std_logic_vector(10 downto 0);beginif preclkevent and preclk=1 thenif count11=0 then count11:=tone;fullspks=1;elsif count111:=count11-1;fullspks=0;end if;end if;end process;process(fullspks)variable count2:std_logic;begin;beginif fullspksevent and fullspks=1 thencount2:=not count2;if count2=1 thenspks=1;else spks=0;end if;end if;end process;end;3.2.3 led顯示控制程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ym isport(clk:in std_logic; rst:in std_logic; s_xinhao:in std_logic_vector(2 downto 0); led_out:out std_logic_vector(6 downto 0);end;architecture one of ym isbeginprocess(clk.rst,s_xinhao)beginif rst=1 then led_out led_out led_out led_outnull;end case;end process;end;3.3 電路板資源擴展板8如圖3.3-1示，核心板如圖3.3-2示：3.3-1 資源擴展板3.3-2 核心板4 protel印制電路板制作 4.1 簡介protel99se9是應用于windows9x/2000/nt操作系統(tǒng)下的eda設計軟件，采用設計庫管理模式，可以進行聯(lián)網設計，具有很強的數(shù)據(jù)交換能力和開放性及3d模擬功能，是一個32位的設計軟件，可以完成電路原理圖設計，印制電路板設計和可編程邏輯器件設計等工作，可以設計32個信號層，16個電源-地層和16個機加工層。4.2 用protel99制作印制電路板的流程 利用原理圖設計工具繪制原理圖，并且生成對應的網絡表。 手工更改網絡表，將一些元件的固定用腳等原理圖上沒有的焊盤定義到與它相通的網絡上，沒任何物理連接的可定義到地或保護地等。將一些原理圖和pcb封裝庫中引腳名稱不一致的器件引腳名稱改成和pcb封裝庫中的一致，特別是二、三極管等。 畫出自己定義