1、,集成電路設計概論西安交通大學微電子學系劉潤民第 3 章 集成電路中的無源元件,緒 論,集成電路中的無源元件是指電阻器和電容器，制造工藝與NPN管(或CMOS)兼容，集成電阻和電容的最大優點是元器件之間的匹配及一致的溫度特性。在電路設計時應充分利用此優點，使電路性能不是依賴單個元件的特性，而是與元件的比值有關。其缺點是： 精度低(20%),絕對誤差大 溫度系數較大 可制作的范圍有限 占用的面積大、成本高 本章將介紹集成電路中常用的各類電阻器和電容器，討論其結構、性能、寄生效應和設計。,3.1 集成電阻器,集成電路中的電阻器可以通過金屬膜、摻雜的多晶硅，或者通過雜質擴散到襯底的特定區域產生。這些

2、電阻都是微結構，因此它們只占用襯底很小的面積。電阻和芯片電路的連接是通過與導電金屬形成接觸實現的(見下圖）。,圖3.0 集成電路中的電阻結構,此外還有以下幾類電阻： 低阻類電阻：如發射區擴散電阻，埋層電阻等； 高阻類電阻：如基區溝道電阻，外延層電阻等； 高精度電阻：如離子注入電阻，薄膜電阻等； 在MOSIC中除了擴散電阻以外，還有多晶硅電阻，下面分別進行介紹。,3.1.1 基區擴散電阻 1.結構和設計 這種電阻是利用集成電路中晶體管的基區擴散層做成的，其典型結構如圖3.1所示。,在實際應用時N型外延層接電路的最高電位，或接至電阻器兩端中電位較高的的一段。 其阻值可粗略估算為 R=RSL/W (

3、3.1) 式中，RS是基區擴散層的薄層電阻，L、W分別為電阻器的寬和長。因為該薄層電阻是按NPN的基區設計的(RS固定)，所以其阻值的大小只能通過改變幾何圖形的尺寸來設計。 上式是一個長方形導電薄層的電阻計算公式，因為實際的幾何圖形并非那么簡單，包括引出,端、圖形拐角，還有雜質的橫向擴散引起的實際幾何尺寸變化等。因此要根據實際情況進行修正。 (1)端頭修正 因為端頭處的電力線彎曲和引線孔流入的電流方向等問題，使得應用(3.1)式計算端頭處的電阻值需要引入修正，稱為端頭修正。通常采用經驗的辦法，引入端頭修正因子k，表示整個端頭對總電阻方數的貢獻。圖3.2給出了不同電阻條寬和端頭形狀的端頭修正因子

4、，k1=0.5方，表示整個端頭對總電阻的貢獻相當于0.5方，對于大電阻(LW),端頭修正因子可以忽略不計。,5m,0.8,0.9,0.9,W,0.3,圖3.2 不同電阻條寬和端頭形狀的端頭修正因子,30 m,20 m,0.1,約 0,約 0,50 m,(2)拐角修正因子 對于一些大電阻，為了充分利用面積和布圖方便，通常將他們設計成圖3.3所示的折疊形式，但在其拐角處電力線是 不均勻的。實測表明， 每個拐角對電阻的貢 獻相當于0.5方，即拐 角修正因子k2=0.5方。 此時，電阻長度為 L=L1+L2+L3,(3)橫向擴散修正因子m 橫向擴散因子主要考慮以下兩個因素： 如圖3.4所示，由于存在橫

5、向擴散，在表面處最寬，表面處的基區寬度WS為 WSW+20.8xjc 拐角擴散區近似為以xjc 為半徑的圓柱體的1/4。 雜質濃度在橫向擴散 區表面與擴散窗口正下 方的表面區域不同，其 濃度由擴散窗口處的NS,逐步降低，到達PN結處的雜質濃度為Nepi。假定橫向擴散區的縱向雜質分布與擴散窗口下方相同，則對于基區擴散電阻，其有效寬度Weff可表示為 Weff=W0.55xjc (3.2) 即橫向擴散因子m=0.55。 在考慮了端頭、拐角及橫向擴散三項修正后，基區擴散電阻的計算公式為,(4)薄層電阻值的修正 一般情況下基區薄層電阻RS是在硼擴散再分布以后測量的，但是基區擴散后還有多道高溫工藝，仍然

6、會影響雜質的分布，所以實際的基區薄層電阻RSa比原來測量的RS高，經驗公式為 RSa=KaRS (3.5) 式中Ka為一常數，由實驗確定，一般在1.061.25之間。 2.基區擴散電阻最小條寬的設計 電阻圖形的設計是在已知阻值R和工藝參數(RS,xjc)的條件下，設計電阻的最小條寬和形狀。,設計一般受到三個限制：由設計規則決定的最小擴散條寬；由工藝水平和電阻精度決定的最小條寬；由流經電阻的最大電流決定的最小條寬。設計時應取三者中最大的一種。分別介紹如下： (1)設計規則決定的最小條寬Wmin 為保證一定成品率而規定的一組最小尺寸數據稱為設計規則，是由工藝制造水平決定的。這些規則主要考慮了制板、

7、光刻等工藝實現的最小線條寬限、最小圖形間距、最小開孔、最小套刻精度等。所以最小擴散條寬必須符號設計規則。 (2)工藝水平和電阻精度所決定的最小電阻條寬 在制造基區擴散電阻的工藝過程中，要引入隨機誤差，可由(3.1)式進行估算。,當W1=W2時，兩電阻比的精度可做的很高，最小可達0.2。 (3)流經電阻的最大電流決定的最小電阻條寬 擴散電阻與分立電阻一樣，同樣有功耗的限制。對于扁平封裝或TO型封裝的IC，在室溫下要求電阻的單位面積最大功耗為,3.基區擴散電阻的溫度系數TCR 典型的基區擴散電阻TRC-RS關系如下表所示。 如果電路的某些特性取決于電阻的比值，則電阻比的溫度系數可以降到0.2%/。

8、因為此時兩個電阻的少子壽命、結深和摻雜濃度相同，電阻比只取決于兩個電阻的L/W之比。所以在IC設計時，應盡量采用電路特性只與電阻比有關的電路形式。 3.1.2 其他常用的集成電阻器 1. 發射區(磷)擴散電阻 由于發射區擴散的雜質濃度較高，薄層電阻較,小，所以只能做一些小的電阻。發射區擴散電阻由兩種結構，一種是直接在外延層上擴散N+層來形成，需要單獨的隔離區，不存在寄生效應，如圖3.6所示。,另一種發射區擴散電阻的結構如圖3.7所示，可以看出，它是和其他電阻做在一個隔離島上，但發射區擴散電阻要做在一個單獨的P型擴散區中，因為存在寄生PNP效應，所以需要隱埋層。,發射區擴散電阻主要用來做小電阻值

9、電阻和在連線交叉時做“橋”用(如圖3.8所示)，其電阻值的計算方法和基區擴散電阻類似。,2.隱埋層電阻 隱埋層因重摻雜，所以電阻較小，可用來做小電阻。特別便于做與晶體管集電極相連的小電阻，其結構如圖3.9所示。對這種結構，整個電阻R為 R=R1+R2+R3 其中R2為隱埋 層電阻，其計 算方法與計算 集電極串聯電 阻相同。影響 因素較多，精 度不易控制。,3.基區溝道電阻 基區溝道電阻的結構如圖3.10所示，由圖可見，它是在基區擴散層上再覆蓋一層發射區擴散層，溝道電阻區的層厚為xjc-xje,所以稱其為溝道電阻，特點如下： 由于層厚較小，所以薄層電阻較大，可以較小的面積制作大的電阻； 由于層厚

10、(xjc-xje)隨外加電壓而變化，所以溝道電阻是外加電壓的函數，當外加電壓變化不大時，Rconst； 只能用于小電流、小電壓情況，多數用作基區偏置電阻或泄放電阻； 精度較低，完全由基區寬度W決定，相對誤差在(50100)；,如果N+P結面積較大，那么寄生電容就較大；另外溫度系數也比較大(0.30.5)/。 基區溝道電阻的計算仍可利用(3.1)式，其中電阻長度L為N+擴散區的長度，N+區以外的電阻可忽略不計。 4.外延層電阻(體電阻) 結構如圖3.11所示，它是直接利用外延層做成的電阻，兩端的N+擴散區是電極的接觸區，故稱其為體電阻。不存在寄生PNP效應。具有以下特點： 因外延層的薄層電阻較大

11、，所以可用來做大值電阻； 可承受較高的電壓，其擊穿電壓為隔離結擊穿電壓，所以BVCS0較高；,在阻值設計時，要注意橫向修正，即電阻寬度W應是扣除隔離結橫向擴散后電阻區的實際寬度，如圖3.12所示。 假設橫向擴散的寬度xj1Tepi，結面為1/4圓柱面，則 電阻的相對誤差R/R較大(3050)，這是因為電阻值的控制主要是通過外延工藝(決定于外延層厚度和電阻率)和隔離擴散工藝(擴散結深)來進行的。 電阻的溫度系數較大，且與外延層摻雜濃度有關，其關系如表3.2所示。,表3.2 電阻的溫度系數與外延層摻雜濃度的關系,如果外延層上再覆蓋一層P型擴散層，就可將其做成高阻值的電阻，即外延層溝道電阻(如圖3.

12、13所示)，其結構與基區溝道電阻類似，此時阻值為： 式中RS為溝道區薄層電阻；L為P型擴散區長度；W為外延層電阻的寬度。,5.離子注入電阻 離子注入電阻是在外延層上注入硼離子形成的電阻區，在電阻區兩端進行P型雜質擴散以獲得歐姆接觸，作為電阻的引出端，如圖3.14所示。 具有以下特點： 薄層電阻RS的可控范圍較大，電阻精度較高； 電阻的幾何尺寸W、L可精確控制； 電阻的溫度系數TCR與退火條件及RS有關，通過工藝調整可適當降低溫度系數。 其缺點是由于注入結深較小(0.10.8)mm，所以注入層的厚度受PN結耗盡層寬度的影響較大，導致電阻阻值隨電阻兩端電壓的變化而發生變化。,3.1.3 MOSIC

13、中常用的電阻 1.多晶硅電阻 在硅柵MOS電路中常用多晶硅作電阻，其結構如圖3.15所示。電阻阻值為 式中LD為源漏擴散時向電阻區的橫向擴散量。如果用擴散摻雜法為多晶硅摻雜，阻值精度不高。常用來作存儲器存儲單元的負載電阻(只要求阻值大，精度要求不高)。若用離子注入法摻雜，則電阻的精度可以提高。,Leff,L,LD,LD,W,場區,二氧化硅,Si,圖 3.15 多晶硅電阻,多晶硅層,2.用MOS管作電阻 從MOS管的I-V特性我們知道，當MOS管的漏源電壓VDSVDSat時，MOS管工作在線性區，I-V特性為阻性特性。MOS管用作電阻正是利用了這一特性，其特點是占用芯片面積較其他形式的電阻小的多

14、。但它是一個非線性電阻，電阻值隨電源電壓發生變化。由晶體管原理可知，非飽和區的溝道電阻可以表示為,3.2 集成電容器,Formula for Capacitance,K, dielectric constant in farads/cm A, plate area in cm2 S, spacing between plates in cm,基本電容器結構,集成電路中常用的電容器結構,因為集成電容器的單位面積電容量CA比較小，而電容值(C=ACA)又與于面積乘正比，為了達到一定的電容量，就必須靠增加面積來實現。所以在集成電路的設計中應盡量避免使用電容器。 3.2.1雙極集成電路中常用的集成電容

15、器 常用的有反偏PN結電容和MOS結構電容兩種 1.反偏PN結電容 制作工藝完全和晶體管兼容，但電容值較小。從表2.1可見一般的發射結零偏單位面積電容較集電結的大。 如果要提高PN結零偏單位面積電容，可采用圖3.16所示的發射區擴散層-隔離擴散層-隱埋層結構,由圖可見，這種結構的電容實際是兩個電容的并聯，所以單位面積電容值大，但由于存在P+N+結，所以擊穿電壓低。另外，隔離襯底結電容Cjs隨隔離島面積的增加而增大，為了降低影響可盡量提高隔離襯底結的反偏電壓。,2.MOS電容器 (1)結構 雙極IC中常用的MOS電容器結構如圖3.17所示。 由圖可見，該電容的下電極為N+發射區擴散層，上電極為鋁

16、膜，,中間介質為SiO2，作為電容器絕緣介質的二氧化硅制作工藝要求較高，一般通過干氧實現。 電容值與電容器兩端的電壓、以及N+區的摻雜濃度、氧化硅的厚度tox有關。當N+區的摻雜濃度為1020/cm3， tox0.1mm，MOS電容器的電容值可近似認為與工作電壓及信號頻率無關。即,(2)MOS電容器的特點 因單位面積電容值較小，所以占用芯片面積較大； 擊穿電壓(BV=EBtox)較高(50100V)； 溫度系數小(溫度的變化只對耗盡層電容有影響)； 電容值基本上與電壓大小、電壓極性無關(下電極用N+發射區擴散層時)； 單個電容的誤差(C/C)較大，但匹配誤差較小； 有較大的寄生電容Cjs。,(

17、3)MOS電容器的等效電路 等效電路如圖3.18所示，圖中R為下電極N+發射區擴散層的電阻，為了提高Q值，必須減小R值，通常設計成方形以減小R值。,3.2.2 MOS集成電路中常用的MOS電容器 1.感應溝道的單層多晶硅MOS電容器 電容的頂視圖和等效電路如圖3.19所示，它是以柵氧化層作為介質，多晶硅為上電極，襯底表面感應溝道區為下電極。電容的大小與電容兩端所加電壓有關，常用在自舉電路中。 2.雙層多晶硅MOS電容器 結構如圖3.20所示，電容器的上、下電極均為摻雜的多晶硅，通過場氧化層與其它元件及襯底隔開，所以是一個寄生參數很小，以薄氧化層為介質的固定電容。只要能精確控制氧化層介質的質量和

18、厚度，就可得到精確的電容值，其大小為：,3.3 互連(內連線),集成電路中的內連線有金屬膜、擴散條、多晶硅等。隨著集成電路CD的不斷縮小，這些連線的寄生電阻和寄生電容對整個電路系統的影響越來越明顯。從某種意義上說連線也成為一種“元件”。 在電路設計時應根據具體要求，在不同的地方采用不同的連線。 3.3.1 金屬膜互連 金屬膜連線相對其他連線來說，連線的電阻最小，所以主要用于大電流的傳輸。常用的金屬是鋁。 在金屬互連的設計時，除了考慮電路的連接關系與設計規則(包括最小寬度、間距、與電極孔的最小覆蓋等)限制外，還應注意以下幾個問題。 長引線的電阻 當連線很長，寬度又很窄時，連線的電阻會隨之,增加。

19、在設計金屬膜的厚度時，一般在工藝允許情況下應盡量厚一些(1.20.2mm)，這樣在同樣的寬度和長度情況下電阻會減小，但厚度增加對金屬膜的反刻會帶來困難，特別是側向腐蝕反而會使有效寬度減小。 大電流密度的限制 通過金屬膜的電流增加，對鋁來說會導致“電遷徙”現象的出現,嚴重時甚至斷路。美國軍用標準規定，流經純鋁膜的電流密度為 通常流經電源線和地線的電流最大，所以對電源線和地線的設計應盡量的寬，或者用Al-Si-Cu合金代替純鋁也是不錯的選擇。,Si-Al互熔問題 在高溫下，Al和Si會形成Al-Si共熔體(熔點溫度577)，一旦共熔，1mm厚的鋁膜可熔去0.12mm的硅層，這樣器件有源區(雙極晶體管的發射區、MOS管的源漏)的厚度就會變薄。另外還有可能使淺結出現熔穿。所以對于淺結、小接觸孔、大而厚的鋁膜，要特別選擇適當的合金溫度和時間(一般取450500，2030min)。另外一種解決