IntelCPU詳解摩爾定律摩爾定律是由Intel創始人之一戈登.摩爾（GordonMoore）提出來的。其內容為：當價格不變時，集成電路上可容納的晶體管數目，約每隔18個月便會增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔18個月翻一倍以上。這一定律揭示了信息技術進步的速度。盡管這種趨勢已經持續了超過半個世紀，摩爾定律仍應該被認為是觀測或推測，而不是一個物理或自然法。“摩爾定律”對整個世界意義深遠。在回顧40多年來半導體芯片業的進展并展望其未來時，信息技術專家們認為，在以后“摩爾定律”可能還會適用。但隨著晶體管電路逐漸接近性能極限，這一定律終將走到盡頭。40多年中，半導體芯片的集成化趨勢一如摩爾的預測，推動了整個信息技術產業的發展，進而給千家萬戶的生活帶來變化。摩爾定律何時會失效？Tick-Tock(鐘擺理論)Tick-Tock（工藝年-構架年）是英特爾的芯片技術發展的戰略模式。

Tick指每隔兩年的奇數年推出更小、更先進制程的處理器；Tock指每隔兩年的偶數年推出新架構的處理器。

Tick-Tock就是時鐘的“嘀嗒”的意思，在Intel的處理器發展戰略上，每一個嘀嗒代表著2年一次的工藝制程進步。每個Tick-Tock中的“Tick”，代表著工藝的提升、晶體管變小，并在此基礎上增強原有的微架構，而Tick-Tock中的“Tock”，則在維持相同工藝的前提下，進行微架構的革新，這樣在制程工藝和核心架構的兩條提升道路上，總是交替進行，一方面避免了同時革新可能帶來的失敗風險，同時持續的發展也可以降低研發的周期，并可以對市場造成持續的刺激，并最終提升產品的競爭力。IntelRoadmapIntelRoadmap（detail）Nehalem的特點IntelNehalem(發音：/n??he?l?m/)，是Intel研發的中央處理器微架構之代號，該架構取代了前代的Core微處理器架構。使用Nehalem架構的微處理器采用45納米制程（后期改用32納米制程）。于2009年3月發布。

從Nehalem微架構開始，Intel改用QPI/DMI直連式總線，放棄了傳統的FSB。相比FSB，每一個處理器都可以有獨立的QPI通道與其他處理器連接，處理器之間不用再共享FSB帶寬，并繞路到北橋才能通信。此外，QPI是雙向傳輸。

Nehalem架構的至強處理器采用的是原生多核設計，即多個核心位于同一個芯片上。（在Core架構時代，intel曾經把兩顆CPU封裝到在一起形成4core，戲稱膠水四核）。Nehalem的特點在Nehalem架構中，Intel將內存控制器直接集成在了處理器芯片中，這樣處理器在提取內存數據時的步驟就變成了“處理器--內存—處理器”，省去了對北橋的訪問，而北橋芯片在新的平臺中也蛻化成了I/O控制器，更少的訪問步驟換來了更快的數據讀取速度，而且Nehalem架構至強處理器集成的是DDR3內存控制器，較之以前的平臺，大大提高了帶寬（使用DDR3－1333可以達到32GB/s的峰值帶寬，較之以前的平臺具有四到六倍的帶寬提升），顯著地降低了內存延遲，從而提升了性能，為每個CPU提供了訪問本地內存資源的快速通道。

Nehalem處理器還可以實現TurboBoost運行模式下的自動超頻，NehalemCPU架構NehalemCPUs（Foryourquery）SandyBridge簡介SandyBridge，2005年開始研發，是Nehalem微架構的繼任者。2011年1月正式發布，仍然使用IntelCore系列處理器作為首發產品。

SandyBridge微架構的處理器均使用32納米平面雙柵極晶體管的制程。依照Intel的‘Tick-Tock’策略，繼任的IntelIvyBridge微架構是IntelSandyBridge微架構的制程改進版。IntelIvyBridge使用22納米3D三柵極晶體管制程。

2011年第四季度Intel展示了使用IvyBridge微架構的處理器樣品，并宣布于2012年中期陸續發布基于IvyBridge微架構的處理器。SandyBridge特性32

KBdata+32

KBinstructionL1cache(4

clocks)and256

KBL2cache(11

clocks)percore.SharedL3

cacheincludestheprocessorgraphics(LGA1155).64-bytecachelinesize.Twoload/storeoperationsperCPUcycleforeachmemorychannel.Decodedmicro-operationcache(uopcache)andenlarged,optimizedbranchpredictor.Improvedperformancefortranscendentalmathematics,AESencryption(AESinstructionset),andSHA-1hashing.256-bit/cycleringbusinterconnectbetweencores,graphics,cacheandSystemAgentDomain.AdvancedVectorExtensions(AVX)256-bitinstructionsetwithwidervectors,newextensiblesyntaxandrichfunctionality.IntelQuickSyncVideo,hardwaresupportforvideoencodinganddecoding.Upto8physicalcoresor16logicalcoresthroughHyper-threading.IntegrationoftheGMCH(integratedgraphicsandmemorycontroller)andprocessorintoasingledieinsidetheprocessorpackage.Incontrast,SandyBridge'spredecessor,Clarkdale,hastwoseparatedies(oneforGMCH,oneforprocessor)withintheprocessorpackage.Thistighterintegrationreducesmemorylatencyevenmore.A14-to19-stageinstructionpipeline,dependingonthemicro-operationcachehitormiss.CPU指令集演變MMX（MultiMediaeXtensions）多媒體擴展指令集。SSE（StreamingSIMDExtensions，流式單指令多數據擴展）將矢量處理能力從64位擴展到了128位，在PentiumIII處理器中率先推出。在Willamette核心的Pentium4中英特爾又將擴展指令集升級到SSE2（2000年）。SSE3指令集（2004年）是從Prescott核心的Pentium4開始出現。SSE4（2007年）指令集是自SSE以來最大的一次指令集擴展，它實際上分成Penryn中出現的SSE4.1和Nehalem中出現的SSE4.2，其中SSE4.1占據了大部分的指令，共有47條，Nehalem中的SSE4指令集更新很少，只有7條指令，這樣一共有54條指令，稱為SSE4.2。CPU指令集演變AVX（AdvancedVectorExtensions，高級矢量擴展）2007年8月，AMD搶先宣布了SSE5指令集(SSE到SSE4均為英特爾出品)，英特爾當即表示不支持SSE5。轉而在2008年3月宣布SandyBridge微架構將引入全新的AVX指令集，同年4月英特爾公布AVX指令集規范，隨后開始不斷進行更新，業界普遍認為支持AVX指令集是SandyBridge最重要的進步，沒有之一。

AVX指令集了AMD

SSE5的設計思路，進行擴展和加強，形成一套新一代的完整SIMD（SingleInstructionMultiData）指令集規范。由于AMD的SSE5和AVX指令集功能類似，并且AVX包含更多的優秀特性，雖然SSE5是要早于AVX宣布的，但AMD還是決定支持AVX，避免讓開發者徒增開發難度。AVX（AdvancedVectorExtensions，高級矢量擴展）AVX2（Haswell新指令集）AVX2（Haswell新指令集）AVX2（Haswell新指令集）SandyBridgeCPUs（Foryourquery）IVYBridgeCPUs（Foryourquery）IntelIvyBridge是SandyBridge以22納米制程的版本。HaswellIntelHaswell是英特爾目前最新的中央處理器架構，用以取代IntelIvyBridge和IntelSandyBridge微架構。

和IvyBridge微架構一樣，采用22納米制程。

根據英特爾的“Tick-Tock”策略和產品路線圖，基于IntelHaswell微架構的處理器定于2013年6月發布。在2013年6月4日至6月8日的臺北國際電腦展上，英特爾正式推出Haswell微架構以及其處理器產品。TheHaswellarchitectureisspecificallydesignedtooptimizethepowersavingsandperformancebenefitsfromthemovetoFinFET(non-planar,"3D")transistorsontheimproved22

nmprocessnode.HaswellNewFeaturesWidercore:fourthALU,thirdAGU,secondbranchpredictionunit,deeperbuffers,highercachebandwidth,improvedfront-endandmemorycontrollerNewinstructions

(HNI,includesAdvancedVectorExtensions2(AVX2),gather,BMI1,BMI2,ABMandFMA3support).Theinstructiondecodequeue,whichholdsinstructionsaftertheyhavebeendecoded,isnolongerstaticallypartitionedbetweenthetwothreadsthateachcorecanservice.IntelTransactionalSynchronizationExtensions(TSX),onselectedmodelsHardwaregraphicssupportforDirect3D11.1andOpenGL4.3.DDR4fortheenterprise/servervariant(Haswell-EXandE5v3SKUs)

andfortheEnthusiast-ClassDesktopPlatformHaswell-EVariableBaseclock(BClk)likeLGA2011.FourversionsoftheintegratedGPU:GT1,GT2,GT3andGT3e,whereGT3versionhas40executionunits(EUs).Haswell'spredecessor,IvyBridge,hasamaximumof16EUs.GT3eversionwith40EUsandon-package128

MBofembeddedDRAM(eDRAM),calledCrystalwell,isavailableonlyinmobileH-SKUsanddesktop(BGA-only)R-SKUs.Effectively,thiseDRAMisaLevel4cache;itisshareddynamicallybetweentheon-dieGPUandCPU,andservingasavictimcachetotheCPU'sLevel3cache.HaswellNewFeatures（Nothingimportant）OptionalsupportforThunderbolttechnologyandThunderbolt2.0Fullyintegratedvoltageregulator(FIVR),therebymovingsomeofthecomponentsfrommotherboardontotheCPU.Newadvancedpower-savingsystem;duetoHaswell'snewlow-powerC6andC7sleepstates,notallpowersupplyunits(PSUs)aresuitableforcomputerswithHaswellCPUs.37,47,57

Wthermaldesignpower(TDP)mobileprocessors.[19]35,45,65,84,9