第1頁共7頁“微電子概論”試題（三）答案1.(20分)名詞解釋(1)本征半導體：沒有任何雜質和缺陷的純凈半導體材料，其導電特性取決于材料本身的固有特征，因此稱這種半導體為本征半導體(2)pn結的勢壘區：平衡情況下的pn結，p區和n區交界面附近，由于存在明顯的載流子濃度梯度，p區中多子空穴向n區中擴散，留下帶負電荷的離化受主雜質離子。n區中多子電子向p區中擴散，留下帶正電荷的離化施主雜質離子。在p區和n區交界面附近p區和n區一側區域分別出現了負電荷和正電荷，稱之為空間電荷區。空間電荷區中存在的固定電荷必然形成電場，伴隨電場形成電位，結果使得n區電位高于p區，對應p區中電子的勢能高于n區中電子勢能，或者說n區中多子電子必須克服這個勢能壘才能到達p區，因此勢能壘所在的空間電荷區又稱為勢壘區(3)雙極晶體管的注入效率：處于正向放大偏置狀態的雙極晶體管，在發射極總電流IE中從發射區注入到基區的電流所占的比例稱為注入效率(4)MOSFET器件的亞閾電流：按照閾值電壓定義，柵壓VGS小于閾值電壓時表面未形成導電溝道，漏源之間電流IDS應該為0。實際上按照表面形成溝道的物理過程分析，VGS等于閾值電壓時，表面已經為強反型。因此在表面達到強反型之前，必然經歷有弱反型和反型階段，這時已具有一定導電能力，只是由于未達到強反型程度，導電能力較弱，但是還是有微弱電流流過。這種在VGS低于閾值電壓時的溝道電流稱為亞閾電流。(5)MOSFET的LDD結構：為了克服MOSFET中存在的熱載流子注入效應，目前MOSFET器件結構中廣泛采用輕摻雜漏結LDD（LightlyDopedDrain）結構。這種結構的漏區np結包括兩個區域：在通常重摻雜深結漏區與溝道之間增加一個輕摻雜淺結，MOS器件工作于飽和區時，該區域全部成為耗盡層，可以減小勢壘區中的橫向電場，從而能夠有效減弱熱載流子效應。重摻雜深結漏區有利于減小漏極串聯電阻。(6)FlipChip（倒裝焊）：FlipChip是采用“凸點”工藝，在通常芯片的pad鍵合區位置形成凸點焊球。封裝時將芯片“倒扣”在封裝底座上，通過“凸點焊球”實現芯片鍵合區與封裝底座的連接，因此又稱為倒裝焊技術。(7)等比例縮小技術：通過對集成電路工藝節點中相關的工藝數據，包括設計規則，進行等比例縮小，從而快速生成縮小后工藝節點包括版圖在內的數據的設計技術。(8)統計模擬：又叫成品率分析，由元器件參數中心值及容差模擬電路響應的分散情況，進而預測參數成品率。(9)有比電路：指電路的上拉網絡和下拉網絡的不對稱，輸出電平的高低也就是電路的功能取決于上拉網絡和下拉網絡之比。(10)電子設計自動化（EDA）：是指集成電路設計方法，以大規模集成電路技術為設計載體，以硬件描述語言為系統邏輯設計的重要表達方法，以計算機、大規模集成電路的開發軟件及開發系統為設計工具，通過設計工具自動完成，用軟件的方法設計集成電路系統的一門新技術。2.(10分)(1)說明pn結中“擴散電容”和“勢壘電容”的含義。(2)pn結從反偏向正偏變化的過程中，“擴散電容”和“勢壘電容”分別增大還是減小？(3)為什么pn結等效電路中“擴散電容”和“勢壘電容”為“并聯關系”答：(1)pn結勢壘區邊界處少子濃度隨著pn結偏置電壓的變化而指數變化，導致n區中少子空穴分布隨之發生變化，即n區中少子空穴正電荷總數發生變化。由于電中性，n區中多子電子負電荷總數必然隨之發生相應變化。n區擴散區中正負電荷的數量將隨外加電壓發生變化，相當于是一種電容效應。對p區，情況類似。這種與少子擴散運動相聯系的電容效應稱為擴散電容。分析可得，擴散電容與直流工作點電流成正比。在pn結勢壘區，p區一側和n區一側分別存在帶負電荷的離化受主雜質離子和帶正電荷的離化施主雜質離子，p區一側負電荷和n區一側正電荷絕對值相等，整個勢壘區為電中性。隨著pn結偏置電壓的變化，勢壘區寬度隨之變化，導致p區一側負電荷和n區一側正電荷隨之變化。勢壘區電荷隨著外加電壓的變化而變化，相當于一種電容效應，稱之為勢壘電容。分析可得，勢壘電容與勢壘區寬度成反比，與平行板電容器類似(2)pn結從反偏向正偏變化的過程中，直流工作點電流隨之增加，因此導致“擴散電容”增加。pn結從反偏向正偏變化的過程中，勢壘區寬度不斷減小，因此導致“勢壘電容”隨之增加。(3)并聯電容的特性是等效電容存儲的電荷等于每個電容存儲電荷之和。對pn結，隨偏置電壓的變化，擴散電容與勢壘電容變化趨勢相同，或者說整個pn結中存儲的總電荷的變化等于擴散電容與勢壘電容存儲電荷變化之和，符合并聯電容的特點，因此pn結等效電路中“擴散電容”和“勢壘電容”為“并聯關系”。3.(10分)(1)為什么雙極晶體管的基區寬度必須遠小于基區少子擴散長度。(2)如果減少基區寬度，將導致雙極晶體管的下述特性增大還是減小（只要求說明“增大還是減小”，不需要解釋）：電流放大系數、特征頻率、基區穿通電壓、基區電阻答：(1)處于正向放大偏置狀態的雙極晶體管，注入到基區的少子電流在擴散通過基區到達輸出端的過程中會被復合掉一部分。如果基區寬度遠小于少子擴散長度，少子電流在擴散通過基區過程中復合很少，絕大部分均能擴散通過基區，到達集電區，成為輸出電流，起到電流傳輸作用。反之，若基區寬度遠大于少子擴散長度，注入基區的少子電流在擴散通過基區過程中基本全被復合，輸入端電流傳輸不到輸出端，起不到晶體管作用，雙極晶體管相當于只是兩個背靠背的二極管串聯。(2)如果減少基區寬度，將導致：(a)電流放大系數增大。(b)特征頻率提高。(c)基區穿通電壓減小。(d)基區電阻增大。4(10分)下圖是增強型nMOSFET結構圖以及輸出特性曲線(1)在結構圖中標識出器件源極S、漏極D、柵G、以及溝道區。(2)在VG=4V的曲線上標示出線性區、過渡區、和飽和區(3)基于電流傳輸物理過程，解釋為什么“線性區”中電流ID隨VDS增大呈現線性增加關系，而飽和區中隨著VDS增大，ID則基本不變。答：(1)(2)見下圖：(3)VGS為4V，大于VT，已形成溝道。用于VDS的影響，沿著溝道方向，溝道的截面積不相等，靠源端處溝道的截面積最大，沿溝道方向逐步減小，靠漏端處溝道截面積最小。若VDS很小，沿溝道方向溝道截面積不相等的現象很不明顯，溝道相當于一個截面積均勻的電阻，源漏電流ID隨VDS幾乎是線性增加，這就是線性區的情況。VDS增加到使漏端溝道截面積減小到零，稱為溝道“夾斷”，記這時VDS為VDsat。VDS進一步增加，VDS>VDsat，夾斷點P向源端移動，但是夾斷點與源之間的電位差保持為VDsat。如果原來溝道較長（稱為長溝器件），有效導電溝道長度減少可以忽略，而夾斷點與源之間的電位差保持不變為VDsat，因此通過溝道區的電流基本不變5.(10分)(1)以SiO2層上刻蝕窗口為例，簡述光刻和刻蝕工藝的作用與工藝步驟。(2)光刻工藝中什么因素對“工藝節點”水平高低起決定作用？答：(1)光刻的作用是通過光化學反應，將光刻版上的圖形轉移到光刻膠上。再通過刻蝕，將光刻膠上圖形完整地轉移到SiO2上，也就是在SiO2上刻蝕出形狀與光刻版上圖形完全相同的窗口。在SiO2層上采用常規光刻和刻蝕工藝刻蝕窗口的基本過程為：涂敷光刻膠（涂膠）-前烘–對準曝光–顯影–堅膜–刻蝕–去膠(2)表征工藝節點的標志是該工藝中能夠刻蝕的最細“節距”的一半。由于最細“節距”等于最細線條和最小間距之和。由于刻蝕能夠得到的最細線條和最小間距主要取決于對準曝光和刻蝕水平的高低。因此準曝光和刻蝕對“工藝節點”水平高低起決定作用。6.(10分)下圖顯示有n阱CMOS反相器的電路圖、版圖和剖面圖(1)請在剖面圖中標識出輸入和輸出端口in和out、NFET和PFET器件、以及柵、源、漏區域(2)列出與該剖面圖對應的工藝流程。答：(1)見下圖(2)主要工藝流程為：p型硅襯底圓片－生成n阱－生長場氧（確定有源區）－生長柵氧化層和制作（多晶硅）柵電極－制作pMOS晶體管－制作nMOS晶體管－生成引線接觸孔－形成互連線－形成表面鈍化層。7.(10分)簡述什么是互連線集總模型？什么是互連線分布式模型？隨著工藝發展，互連線對集成電路性能有哪些影響？答：在電路分析中，把一段互連線的寄生效應表征為一個電阻、電容、電感，元件之間的信號是瞬間傳遞的，這種理想化的模型稱為集總模型。在電路分析中，把一段互連線分割成若然小段，每段互連線的電氣參數分別采用集總模型來表征，把這若干級聯之后形成的模型看做一個分布式系統，從而形成互連線的分布式模型。隨著特征工藝尺寸的不斷縮小，互連線延遲在電路中占的比重越來越大，互連對性能的影響也越來越大，互連模型的準確性會極大影響電路實現效率，因此在納米尺度更多使用分布式模型。8.(10分)傳輸管邏輯電路有哪些缺點？如何改進？請采用傳輸管設計二選一多路選擇器，繪制其晶體管級電路圖，并闡述改進方法。答：當NMOS、PMOS單獨作為開關使用時，輸入信號加在MOS管的源極或者漏極，通過MOS管的關斷和導通來傳送信號，PMOS在傳輸“0”，NMOS在傳輸“1”時，會存在閾值電壓損失，從而使得傳輸信號電平會增高/降低，PMOS強1弱0，NMOS強0弱1。改進方法是將NMOS和PMOS并聯組合起來使用，形成傳輸門，從而避免閾值電壓損失。傳輸管設計二選一多路選擇器如下圖右所示，通過PMOS和NMOS的并聯組合，形成傳輸門，二選一的控制信號為S，接PMOS、NMOS的柵，兩個數據端D0、D1分別接輸傳輸門的輸入，輸出Y為二選一的結果。9.(10分)(1)對比自底向上設計方法和自頂向下設計方法的優缺點，闡述其適用場合。為什么超大規模集成電路設計要采用并行交互式設計流程？(2)為什么說時序是現代數字集成電路設計功能正確的保障？試分析下圖UART時序報告，并依據時序分析報告計算該電路的最大運行頻率。UART時序分析報告答：自底向上設計方法：從底層設計開始先確定基礎單元，然后用基礎單元購進邏輯電路，最終形成系統。優點：可以在系統設計確定前就開始底層設計。缺點：進行底層設計時，缺乏對整個電子系統總體性能的把握，在整個系統設計完成后，如果發現性能達不到預期目標，修改起來比較困難，設計周期較長。自頂向下設計方法：把整個系統看成是包含輸入/輸出端口的單一系統，對其進行體系結構設計和功能劃分，然后把整個系統分成若干個子系統，每個子系統再分成若干小的功能模塊……這種從頂層整體設計逐步細化到底層基本模塊設計的過程就是自頂向下的設計方法。優點：先期確定系統架構，系統架構確定后就可以分解任務，并行作業，完成各個子系統的設計，效率較高，符合現代設計流程。缺點：流程之間是串行作業，后期發現設計問題，可