第三章集成電路中的無源器件有源器件三極管：NPN、PNP場效應管：N溝道（增強型、耗盡型）；P溝道（增強型、耗盡型）二極管：普通二極管、穩壓二極管、肖特基二極管、變容二極管、發光二極管分立元件電阻器：碳膜、金屬膜、繞線等，又分為固定和可變兩種類型；分立元件電容器：電解電容器，一般制作容量比較大的電容；薄膜電容器；瓷片電容器。無源器件電阻器電容器電感器：一般由多匝線圈構成，不宜集成，小電感量特殊情況可集成互連線集成電路中的無源器件特點：制作工藝：最好與NPN管或MOS管工藝兼容。集成電阻器和電容器優點：元件的匹配及溫度跟蹤較好。串聯電阻

集成電阻器和電容器的缺點：1、精度低（±20%），絕對誤差大；2、溫度系數較大；3、制作范圍有限；4、占用芯片面積大，成本高。所以集成電路設計中應多用有源器件，少用無源器件

NPN晶體管基區擴散電阻3.1集成電阻器集成電路中的電阻分類：

無源電阻通常是合金材料或采用摻雜半導體制作的電阻

有源電阻將晶體管進行適當的連接和偏置，利用晶體管的不同的工作區所表現出來的不同的電阻特性來做電阻。

無源電阻器分類合金薄膜電阻

采用一些合金材料沉積在二氧化硅或其它介電材料表面，通過光刻形成電阻條。常用的合金材料有：（1）鉭（Ta）；（2）鎳鉻（Ni-Cr）；（3）氧化鋅SnO2；（4）鉻硅氧CrSiO。

多晶硅薄膜電阻

摻雜多晶硅薄膜也是一個很好的電阻材料，廣泛應用于硅基集成電路的制造。

摻雜半導體電阻

不同摻雜濃度的半導體具有不同的電阻率，利用摻雜半導體的電阻特性，可以制造電路所需的電阻器。

無源電阻器常用設計圖形（6）

離子注入電阻，薄層電阻RSBI=0.1-20kΩ/□，由于離子注入對摻雜濃度控制精度高，所以制作電阻精度高，適合制作高精度電阻。

薄層電阻RS（方塊電阻）——表面為正方形的薄層，在電流平行于該正方形的某一邊流過時所呈現出的電阻值。

摻雜半導體集成電阻器分類：（1）

基區擴散電阻{雙極IC中用的最多的電阻}，其薄層電阻（方塊電阻）RSB=100-200Ω/□，阻值范圍50Ω-50KΩ；（2）

發射區擴散電阻，薄層電阻RSE≈5Ω/□；（3）埋層電阻，薄層電阻RS，BL≈20Ω/□（4）

基區溝道電阻，薄層電阻RSB1=5-15kΩ/□；（5）

外延層電阻，薄層電阻RSB1≈2kΩ/□；基區擴散電阻：基區擴散電阻結構示意圖電阻體P型襯底接低電位電阻電位高端PN結隔離阻值估算R=R?L/W

3.1

R?為基區擴散層薄層電阻，W、L為電阻器的寬度和長度。薄層電阻的擴散是同NPN管的區擴散同時進行的，R?由NPN管的設計決定，只要芯片上NPN管的參數確定了，R?就確定了。所以說設計基區擴散電阻主要就是設計電阻的幾何尺寸，即確定W和L；另一種表示方法：確定“方數L/W”與“條寬W”。

公式3.1是一個長方形電阻的計算公式，實際上有很多因素會影響阻值。

*影響阻值因素：引出端、拐角處的電流密度不均勻分布、基區雜質橫向擴散引起的條寬增大等。

設計時減小誤差的辦法

（1）端頭修正

引線端頭處電力線彎曲，從引線孔流入的電流，絕大部分電流從引線孔正對電阻條一邊流入，從側面和背面流入很少，端頭引入附加電阻，使阻值增大。所以引入端頭修正因子K1，K1取值采用經驗值。K1=0.5方，表示整個端頭電阻對總電阻貢獻相當于0.5方，對于大電阻，L>>W，K1可忽略不計。

不同電阻條寬和端頭形狀的端頭修正因子

（2）拐角修正因子

對于大電阻，由于R?一定，則L值較大，為充分利用芯片面積或布圖方便，常設計成折疊形式，但拐角處電力線不均勻，實測直角拐角對電阻值貢獻相當于0.5方，即拐角修整因子K2=0.5方。

（3）橫向擴散修整因子

基區擴散電阻的橫截面橫向擴散修整因子m主要由以下兩個因素決定：

①由于存在橫向擴散，所以基區擴散電阻實際橫截面不為矩形，而為圖3-4所示圖形。所以實際寬度與設計寬度不符，表面處最寬。

最寬處WS≈W+2×0.8Xjc②雜質濃度在橫向擴散區表面與擴散窗口正下方的表面區域不同，濃度由窗口處N?≈6×1018㎝-3逐步降低到外延層處雜質濃度Nepi≈1015～1016㎝-3。假定橫向擴散區的縱向雜質分布與擴散窗口正下方的縱向雜質分布相同。此時基區擴散電阻有效寬度Weff為：Weff=W+0.55xjc（3.2）即橫向擴散因子m=0.55電阻襯底高電位端ecbR引出線實際基區擴散電阻的計算公式(1)考慮了端頭、拐角及橫向擴散三項修正后，基區擴散電阻的計算公式為：

(2)當L>>W時，可不考慮K1；當W>>Xjc時，可不考慮橫向修正m，此時

（4）薄層電阻值R?的修正

一般情況下，R?是在硼再分布以后測量的，以檢測擴散工藝的質量。基區擴散后還有多道高溫處理工序（如氧化、磷擴散等），雜質會進一步往里面推進，同時表面的硅會進一步氧化，所以整個工藝完成后，實際的R?a比原來的R?高。

經驗公式

R?a=KaR?Ka為常數，由實驗確定，一般為1.06～1.25間。

基區擴散電阻最小條寬WR，min的設計

基區擴散電阻圖形的設計，是在已知電阻值R和工藝參數（R?、結深Xjc）條件下，設計電阻的最小條寬和形狀。限制最小條寬的三個條件由設計規則決定的最小設計條寬由工藝水平和電阻精度決定的最小電阻條寬流經電阻的最大電流所決定的最小條寬（1）設計規則決定的最小擴散條寬設計規則：是從工藝中提取的、為保證一定成品率而規定的一組最小尺寸，制定設計規則的時候主要考慮制版、光刻等工藝可實現的最小線寬、最小圖形間距、最小可開孔、最小套刻精度等。設計擴散電阻的最小擴散條寬時，必須符合設計規則。（2）工藝水平和電阻精度要求所決定的最小線寬

制造基區擴散電阻的工藝過程中，會引入隨機誤差，由3.1式進行估算。

3.1根據誤差理論：目前工藝條件下，△R?/R?可控制在±（5～10）%之內。目前工藝條件下，△R?/R?可控制在±（5～10）%之內。△W、△L主要來自制版、光刻的隨機誤差，實際工藝中△L=△W，對于大阻值電阻L>>W，所以可以忽略△L/L，于是有：

由于

已經確定，所以控制

ΔW就可以控制電阻的精度例如，工藝水平可使|△W|=1um，要求△W所引起的誤差|η|≦10%，則WR，min為

如果精度要求不高，例如|η|=20%，而|△W|仍為1um，則WR，min≧5um.即可。

**匹配電阻減小誤差：

根據誤差理論，電阻R1和R2的匹配誤差為：

我們可以將要求匹配誤差很小的電阻做到一個隔離島上，條寬相等，方向相同，或做成一個擴散條，中間做引出端，將它們分為兩個電阻，此時R1和R2的△R?/R?和△W是相等的，即

△

R?1/R?1≈△R?2/R?2

，△W1≈△W2

要求匹配的電阻圖形結構此時兩電阻比的精度可達±0.2%以內。

（3）流經電阻的最大電流決定的WR，min

任何器件都有功耗限制，對于扁平封裝和TO型封裝的集成電路，室溫下要求電阻的單位面積最大功耗為：PA，max≦5×10-6W/um2電阻單位面積功耗為：將代入得：所以可得受電流限制的最小條寬為：

基區擴散電阻的溫度系數TCR

RS(Ω/□)30020010050TCR(10-6/℃)2800190015001000如果電路的某些特性取決于電阻的比值，則電阻比的溫度系數可以降低到200×10-6/℃。因為此時兩電阻的載流子遷移率、結深、摻雜濃度等相同，電阻比只取決于兩電阻的L/W之比。所以在設計集成電路時，應盡量采用電路特性只與電阻比有關的電路形式。

電阻溫度系數TCR是指溫度每升高1℃時，阻值相對變化量：集成電容器

集成電容器單位面積電容量CA較小，而C=ACA，若達到一定容量，需要較大面積A。例如一個30PF的MOS電容，占0.1mm2面積，而一個最小面積晶體管（加上隔離框）所占的芯片面積約為0.01mm2，一個MOS管所占芯片面積更小（可以達到幾個平方微米）。所以在集成電路設計中應盡量避免使用電容器。

NPN管中的無源寄生元件

雙極IC中常用的集成電容器

1、反偏PN結電容器

發射結寄生電容（零偏單位面積電容CjA0大，擊穿電壓低6～9V）

集電結寄生電容（集電結零偏單位面積電容CjA0小，擊穿電壓﹥20V）

*發射區擴散層-隔離擴散層-隱埋層結構

發射區擴散層—隔離擴散層—隱埋層結構，這種電容實際上是兩個電容并聯，所以可以增大CjA0。但由于存在P﹢N﹢結，擊穿電壓只有4～5V。另外由于隔離（襯底）結面積較大，所以CjS也較大，為減小CjS影響，應降低所使用結上的反偏電壓，使結電容提高，提高襯底電壓，減小CjS。

雙極IC中常用的MOS電容器

雙極IC中常用的MOS電容器如圖所示上電極：鋁膜介質：薄SiO2層，厚度大于1000?（對工藝要求高，額外工藝制作，其他工藝通同NPN管）下電極：N+發射區擴散層

R是下電極N+發射區擴散層電阻，為提高MOS電容器的Q值（品質因數，評價回路損耗的指標），必須減小R值，所以一般制成方形，以減小R的方數（L/W），使阻值下降。