1第2章CMOS元器件及其模型22.1CMOS(NMOS/PMOS)2.2雙極型晶體管（與CMOS工藝兼容）2.3二極管2.4電阻（無源電阻）2.5電容2.6低壓/中壓/高壓混合電壓工藝第2章CMOS元器件及其模型32.1CMOS(NMOS/PMOS)

CMOS：ComplementaryMetal-OxideSemiconductor

互補金屬-氧化物半導體4

2.1.1CMOS的基本結構（NMOS）NMOS模擬電路（四端器件）數字電路（三端器件，襯底默認接地）5

CMOS的基本結構（PMOS）PMOS模擬電路（四端器件）數字電路（三端器件，襯底默認接VDD）6

CMOS的特點Gate-Source間無直流電流通路，功耗低，輸入電阻高，這是CMOS與Bipolar的主要區別（CMOS是壓控器件，且只有一種載流子參與導電，Bipolar是電流控制器件，且同時有兩種載流子參與導電）；NMOS的襯底接電路中最低電位，通常PMOS的襯底接電路中最高電位，以保證所有源區/漏區與襯底間的pn結被反偏，防止產生流入襯底（Bulk/Substrate）的漏電流；CMOS的所有導電機能均發生在柵氧化層的下面（襯底表面）區域；Drain與Source在物理構造上無區別，完全對稱。但為了電路設計上的方便，通常把提供載流子的一端稱為源極(Source)，而把收集載流子的一端稱為漏極(Drain)。NMOS中連接低電壓的端子為源極（載流子為電子），PMOS中連接高電壓的端子為源極（載流子為空穴）。7

2.1.1CMOS的基本結構（續）NMOS與PMOS制作在同一p型襯底上（n阱工藝）：所有的NMOS具有同一p型襯底，接電路中最低電位（通常接地）。PMOS處于各自獨立的n-well中，n-well（即PMOS的襯底）可接任何正電位。在大多數電路中(例如數字電路)，n-well與最正的電源（VDD）相連接。Salicide（硅化物）用于減小D、G、S、B區的接觸電阻。在襯底(B)端，Salicide與n+

或p+形成歐姆接觸，以消除肖特基二極管效應（金屬與輕摻雜的n或p型半導體直接接觸時產生）。

8

肖特基二極管的形成原理金屬與輕摻雜的n或p型半導體直接接觸時產生肖特基二極管效應9

CMOS的詳細構造FOX(field-oxide，場氧)，SiO2，用于電氣上隔離CMOS器件（器件的四周均被FOX包圍）。Contact（接觸孔）DrainSourceGate

盡可能用多個Contact，以減小接觸電阻，使電流均勻分布。另外對防止Latch-up也有好處。為了提高可靠性，多晶硅柵的Contact不放置在柵區域上面。10

溝道阻斷注入閾值電壓很大（場氧層較厚）的寄生NMOS進一步提高寄生NMOS的閾值電壓（注入P+），防止導通11

CMOS的詳細構造（續）

CMOS工藝發展方向（摩爾定律）：按比例逐漸減小Lmin（特征尺寸）與tox(tox≈Lmin/50)，其帶來的好處是（主要針對數字電路）：減小了芯片面積（W也可按比例同時減?。╇S著tox減小，導通閾值電壓Vth

將減小，可提高電路動作速度由于耐壓降低，電源電壓降低，導致充放電動態功耗減小在模擬電路中，當工藝確定后，可調整W/L獲得所要求特性。CMOS工藝的特征尺寸與供電電壓的關系12CMOS的版圖設計PMOSNMOS13

CMOS的版圖設計CMOS管的尺寸W和L由電路設計決定，源區和漏區的長度E由版圖設計規則確定。為了提高其工作可靠性和制造良品率，多晶硅柵的接觸孔不設置在柵極區域（導電溝道）的上面。14CMOS的詳細構造NMOSPMOS15

CMOS的制造過程從輕摻雜的p型襯底（或p型外延層）材料出發P-substrate

CMOS工藝通常采用p型襯底的原因是：在系統應用中，p型襯底可以接地（0）電位。如采用n型襯底，則需接正電位（VDD）。用于制作襯底的單晶硅片的純度在9N（99.9999999%）-11N(99.999999999%)左右16CMOS的制造過程n阱和p阱的形成，在n阱中制作PMOS，在p阱中制作NMOSn型注入和擴散p型注入和擴散17CMOS的制造過程場氧（SiO2）注入，以使管子或區域間實現電氣隔離場氧（SiO2）18CMOS的制造過程

閾值電壓調節注入：由p阱和n阱形成的NMOS和PMOS管的閾值電壓分別約為0V和-1.2V，為此，需要給導電溝道（襯底表面）注入p型雜質，以提高NMOS的閾值電壓，并降低PMOS的閾值電壓（絕對值）。注入p型雜質19CMOS的制造過程在導電溝道的上面形成薄的柵氧化層（SiO2）以及多晶硅柵（Polysilicon）薄的柵氧化層（SiO2）多晶硅柵（Polysilicon）20CMOS的制造過程同時，進行n+和p+注入，形成D、S、B區形成氧化物(SiO2)側墻（sidewall），防止后續添加硅化物時引起G-D和G-S短路21CMOS的制造過程在D，G，S，B上面形成硅化物（Salicide），以降低接觸電阻22CMOS的制造過程在CMOS器件（有源層）上面制作一層SiO2（絕緣層）,將有源層覆蓋，以實現有源層和第1層金屬之間的電氣隔離。SiO223CMOS的制造過程

制作第一層金屬（鋁或銅）以及接觸孔（contact），并制作中間隔離氧化層（intermediateoxidelayers：SiO2）鎢插塞

24CMOS的制造過程

制作第2層金屬以及兩層金屬之間的連接通孔（Via），并制作中間隔離氧化層（intermediateoxidelayers：SiO2）25

CMOS的制造過程鈍化層（留有PAD開窗）制作頂層金屬（Topmetal-通常用作電源線）以及鈍化層（起保護作用）26

CMOS的制造過程CMOS器件制造中需要的掩膜版（MASK）MASK是用石英玻璃（純SiO2）制成的均勻平坦的薄片，表面上淀積一層很薄的金屬鉻（Cr）使表面光潔度更高。MASK的圖形大小是晶圓上實際圖形大小的5倍，在生產過程中，光刻機可以通過一個5:1的縮小鏡頭將MASK上的圖形投射到晶圓上。芯片制造中所需MASK張數與版圖設計中的層數基本對應，CMOS工藝通常需要20~30張MASK，每張MASK的制造費用約2000~3000美元。工藝越微細，需要的MASK數越多、制造價格也越高。芯片研發期間，為了節省流片費用（MASK占主要部分），通常采用MPW方式。只有當芯片產品定型后，采用工程批流片。27

CMOS器件制造中的光刻原理CMOS的制造過程

光刻技術是利用光學-化學反應原理和化學、物理刻蝕方法，將集成電路的版圖設計圖案投影到晶圓（Wafer）上。首先在晶圓上涂上一層耐腐蝕的光刻膠，隨后讓強光通過一塊刻有版圖圖案的鏤空掩模（Mask）照射在晶圓上。被照射到的部分光刻膠會發生變質。然后用腐蝕性液體清洗硅片，變質的光刻膠被除去，露出下面的晶圓，而未被照射的光刻膠下面部分不會受到影響。隨后，進行粒子沉積、掩膜、刻線等操作（利用不同的Mask），直到最后完成晶圓的加工。28

2.1.2CMOS的動作原理（截止區:Cutoffregion）截止區:VGS=0andVDS=0

NMOS管的p型襯底與漏/源區之間可以看做是兩個背對背的pn結，電流IDS=0。NMOS29

CMOS的動作原理（截止區:Cutoffregion）截止區:VGS=0~VTHandVDS=0

隨著VGS增大，與柵氧化層接觸的p型襯底表面只有耗盡層（p型襯底表面中的空穴被正電壓驅趕走而留下負離子，負離子不導電，同時負離子排斥自由電子），無導電溝道形成。由于中間二個反向偏置pn結的存在，電流IDS=0。NMOS30CMOS的動作原理（深度線性區:deeplinearregion）深度線性區:VGS>VTHandVDS>0（Vds較小）

在正電壓VGS作用下，SiO2下面出現反型層（p型襯底中的自由電子被正電壓吸引到表面上來），即形成導電溝道，將S和D連通，電流IDS>0。IDS受VGS

和VDS

的控制。隨著VGS

增加，導電溝道深度變深，IDS增加。同時導電溝道表現出電阻的性質（IDS隨VDS

線性增加）。均勻導電溝道31

CMOS的動作原理（線性區:linearregion）線性區:VGS>VTHandVDS<(VGS-VTH)

當漏-源極之間加上正電壓VDS后，由于導電溝道存在一定的電阻，源-漏極之間的導電溝道上產生電壓差，從源極的零電位逐漸升高到漏極的VDS，導致柵極與p型襯底表面各點之間的電壓差將沿著源-漏極方向逐漸減小。由于柵極吸引p型襯底中的自由電子能力沿著源-漏極方向逐漸減弱，此時形成的導電溝道則不像深度線性區時那樣均勻，而是導電溝道的寬度從源極到漏極逐漸減小，呈錐形形狀。但只要漏-源電壓滿足VDS<(VGS-VTH)，即VGD>VTH，則導電溝道仍然是連續的，因而繼續表現出電阻的性質，管子工作在線性區。

（VGD>VTH）32CMOS的動作原理（飽和區:Saturationregion）飽和區:VGS>VTHandVDS>(VGS-VTH)（VGD<VTH）

當VDS>(VGS-VTH)時，在靠近漏極端處，柵極和p型襯底表面之間的電勢差小到不足以支持形成反型層，導致導電溝道在靠近漏極一端被夾斷(夾斷臨界條件:VGD=VTH)，并隨著VDS增加導電溝道逐漸縮小。但在漏極正電壓作用下，電子漂移機能使電流繼續流通。但電流幾乎不再隨VDS增加而增大，基本保持恒定（加在導電溝道兩端的電壓基本固定在VGS-VTH）。此時VDS電壓增加的大部分降落在夾斷區。電流只受VGS控制（VGS增大，導電溝道變深）。33

電壓-電流特性（NMOS）VGS(V)VTH34

閾值電壓（Thresholdvoltage)

在p型襯底的表面形成導電溝道（反型層）時所對應的柵-源電壓稱為閾值電壓。NMOS管的閾值電壓通常定義為p型襯底表面的自由電子濃度等于其空穴濃度時的柵極電壓。影響閾值電壓的兩個重要參數是p型襯底的摻雜濃度Nsub和單位面積的柵氧電容值Cox，由于Cox與柵氧化層的厚度tox成反比，因此減小柵氧化層的厚度可減小閾值電壓（摩爾定律）。在導電溝道區注入p+或n+型雜質，可調整閾值電壓大?。ê谋M型管注入n+

）

35

CMOS的二級效應體效應系數(Bodyeffect)(當VSB≠0)NMOS:

Vth0:當VSB=0時的閾值電壓

r:Body-effectconstant（典型值=0.4V1/2）

2ФF:典型值=0.6VPMOS:

r:Body-effectconstant（典型值=-0.5V1/2）

2ФF:典型值=0.75VVSB>0VBS>0體效應:隨著VSB或VBS的增加，閾值電壓Vth（絕對值）增大。這是由于VSB或VBS的增加導致耗盡層變得更寬、形成反型層所需要的VGS電壓更大。36

產生體效應的物理原因

當VB越來越“負”時，更多的空穴將被吸引到襯底電極，而在p型襯底的表面留下更多的負電荷（負離子），使耗盡層變寬。由于耗盡層電荷的增加，導致形成反型層的閾值電壓升高（負離子阻止自由電子向p型襯底的表面移動）。

VSB>037

CMOS的二級效應溝道長度調制效應

在飽和區，隨著VDS的增加，導電溝道的實際長度逐漸減小(L→L')，IDS相應增大，這一效應稱為溝道長度調制效應。管子的L尺寸愈大，溝道長度調制效應愈小。

物理含義：由于導電溝道的實際長度減小，其溝道的等效電阻也減小，另外由于導電溝道兩端的電壓在飽和區基本維持不變（增加的VDS電壓全部降落在夾斷區），從而引起漏極電流增大。令?L/L=λVds,則λ=(?L/L)/Vds∝1/L（與L成反比）?L：導電溝道縮小量，有效溝道長度L'=L-?L,1/L'=(1+λVds)/Lλ—溝道長度調制系數38

溝道長度調制效應隨著柵長L的增加，溝道長度調制效應減輕（ID~VDS曲線的斜率變小），但漏極電流相應減小，為了保持同樣的漏極電流必需相應增大柵寬W（即保持管子的寬長比W/L不變）。

左圖中給出了0.25umCMOS工藝條件下λ隨L的變化曲線?？梢钥闯?，當L大于0.5um（=2Lmin）時λ趨于平緩變化。因此，在模擬CMOS電路中，通常不使用工藝允許的最小柵長Lmin，以減小λ值，提高放大器的增益（通過提高rds）。通常取L=(4~8)Lmin。39

大信號特性（數學模型，非截止區）深度線性區：線性區：飽和區：VDS(V)IDS(mA)線性電阻：VGS>VTHNMOS40

大信號特性（數學模型，非截止區）深度線性區：線性區：飽和區：線性電阻：VSG>|VTHP|PMOSVSD<VSG-|VTHP|=VeffPVSD>VSG-|VTHP|=VeffPVSD<<2(VSG-|VTHP|)上式中，Vgs,Vthp,Vds，λ均小于0VDS>VGS-VTHVDS<VGS-VTHVDS>>2(VGS-VTH)VGS<VTHP41

大信號特性說明μp：空穴的遷移率，μn：電子的遷移率，μp=(1/2~1/4)μn

，NMOS比PMOS具有較大的電流驅動能力（相同尺寸情況下）。為什么？(VGS-VTH)稱為過驅動電壓或有效電壓（超過閾值電壓VTH部分的VGS電壓）。Veff≡VGS-VTH（電路設計時的重要參數）CMOS管子在數字電路中工作在截止區或線性區（靜態時），而在模擬電路中通常工作在飽和區（為了獲得最大跨導）。模擬電路中，工作在線性區的CMOS管子使用場合:模擬電子開關（傳輸門）上拉電阻，下拉電阻有源電阻（相位補償等用）42

工作在線性區的CMOS管使用場合模擬電子開關（傳輸門）：導通時Ron≈0，截止時處于高阻狀態。上拉電阻下拉電阻默認芯片PAD端為高電平（懸空時）默認芯片PAD端為低電平（懸空時）NMOSPMOSVGS=VDDVin

≈

Vout43

CMOS模擬開關（傳輸門）

如果適當的調整兩個管子的尺寸參數，使得KN=KP，那么CMOS傳輸門的導通電阻就與輸入電壓無關。CMOS傳輸門的導通電阻的變化要比單管模擬開關小的多。NMOSPMOSVGS=VDDVin

≈

Vout44上拉電阻的動作原理1）PAD懸空：當電路啟動時，由于等效電容C兩端電壓VC為0，上拉管飽和導通（VDS=VDD），給電容C充電，VC逐漸上升。當VC接近VDD時，上拉管進入深度線性區（VDS=0，IDS=0，截止狀態），電流變為0，同時PAD處于高電平。2）當從外部強制給PAD加入低電平信號時，強迫電容C放電，PAD處于低電平。此時，上拉管飽和導通，對地有導通電流。電容C是PAD端的等效電容，包括PAD端的寄生電容與內部電路的輸入電容。VSG=VDD45

CMOS的小信號模型（飽和區）（溝道長度調制效應）（體效應）（Vgs與Id之間的跨導，反映電壓控制電流能力）ΔId由ΔVgs，ΔVds和ΔVsb共同形成，但ΔVgs為主因。46

工作在飽和區的gm特性在飽和區：（１）（２）（３）（１）（２）（３）gm隨Id增大gm隨Id增加而增大如果Id不變，Vgs-Vth增加，則W/L減?。ǜ啵?，gm減小。47

工作在飽和區的gm特性如果Id不變，Vgs-Vth增加，則W/L減?。p小量更多），因此gm減小。如果Id不變，W/L增加，則Vgs-Vth減?。p小量較小），因此gm增大。在Id一定的前提下，增加W/L，并相應減小(Vgs-Vth)，可使gm增大（見下頁）。48

工作在飽和區的gm特性在Id一定的前提下，增加W/L，并相應減小(Vgs-Vth)，可使gm增大。為了減小短溝道效應的影響，也應盡可能設置較小的過驅動電壓Veff

49

2.1.3CMOS的寄生電容(飽和區)VGS>VTHVSB>0VGD<VthNMOS50

反向偏置pn結的耗盡電容

當pn結兩端所加電壓（不論正向或反向偏置）發生變化時，空間電荷區（耗盡層）的寬度也將隨之而改變，即耗盡層中儲存的電荷量隨外加電壓的變化而變化，這種現象類似于電容器的充放電過程。耗盡層中所產生的這種電容效應，稱之為耗盡電容。它是一個非線性電容，其電容值與結面積、耗盡層寬度（pn結兩側的摻雜濃度）以及外加電壓等有關。V2>V151

反向偏置pn結的耗盡電容V2>V1→L2>L1

反向偏置pn結的小信號耗盡電容:

耗盡層的寬度還取決于pn結兩側的摻雜濃度。重摻雜pn結具有窄的耗盡層(耗盡電容大)，而輕摻雜pn結具有寬的耗盡層(耗盡電容小)

。

Vd:pn結的反偏電壓Φ0:pn結的內建電勢Cj0：偏置電壓Vd=0時的耗盡電容耗盡層寬度與pn結反向偏壓有關，電壓愈大，耗盡層愈寬52

CMOS的寄生電容(飽和區)①②（最大寄生電容）AS，PS—源區的面積（WE）和三邊周長（W+2E），Φ0—pn結的內建電勢C’sb—（源區+溝道）與襯底間的耗盡層電容Cs-sw—源區的側壁電容

由于源區的內側與導電溝道相鄰，漏區的內側與p型襯底相鄰，與其它三個邊墻相比，它們所形成的耗盡層電容較小可忽略不計。這是由于p+場注入（溝道阻斷注入）與n+源/漏區之間的三個邊墻是重摻雜pn結，具有較窄的耗盡層和較大的耗盡層電容。

在飽和區，由于導電溝道的非均勻性導致等效柵面積減小53

CMOS的寄生電容(飽和區)③④Ad，Pd—漏區的面積（

Ad=W×E）和三邊周長（Pd=W+2E）

Φ0—pn結的內建電勢（Miller-Capacitor）54

CMOS的寄生電容Cgs與Cgd隨Vgs的變化曲線在線性區，源極與漏極之間的溝道沒有被夾斷，源極與漏極通過導通溝道被連接在一起，因此Cgs與Cgd相等，柵氧電容被一分為二。55

完整的CMOS小信號模型（飽和區）

柵極-襯底電容Cgb在飽和區和線性區時通常被忽略，這是因為導電溝道“屏蔽”了柵極和襯底之間的電荷轉移。也就是說，當柵壓發生變化時，電荷是由源極和漏極提供，而不是由襯底提供。

562.1.4

Latch-up（高壓/大電流、相鄰的NMOS與PMOS管子之間）一對相鄰的NMOS與PMOS之間形成的寄生Bipolar:QN:橫向NPNBipolarQP:縱向PNPBipolar572.1.4

Latch-up（高壓/大電流、相鄰的NMOS與PMOS管子之間）I1↑→Vsub(Rsub)↑→I2↑→Vwell(Rwell)↑正反饋(回路增益大于1)某種瞬間擾動信號由于正反饋，導致兩個晶體管完全導通，從VDD抽取很大的電流。此時稱該電路被閂鎖。58

防止Latch-up（閂鎖）對策為了減小Rsub和Rwell，可增加P-substrate和N-well的contacts數目，以減小接觸電阻。增大NMOS與PMOS管子之間的距離，使寄生橫向NPNBipolar（QN）的基區長度增大，以減小其電流放大系數βN值。但會增加版圖面積。59

防止Latch-up（閂鎖）對策對于高電壓、大電流的管子，必須給每個管子周圍加Guardring（對于NMOS，其Guardring接P-sub，而對于PMOS其Guardring接n-well），以減小Rsub和Rwell。這里的Guardring同時兼作管子的Pick-up（連接襯底）。由于Guardring為重摻雜且寬度較大，其導電能力優于P-sub或n-well，并且將整個管子包圍起來并連接于固定電位，從而將P-sub和n-well的電阻Rsub和Rwell幾乎短路，使得其電壓降近似為0，從而不會觸發寄生晶體管導通。60

CMOS管子的Latch-up對策—加Guardring由于Guardring為重摻雜，其導電能力優于P-sub或n-well，且將整個管子包圍起來并連接于固定電位，從而將P-sub和n-well的電阻Rsub和Rwell幾乎短路，使得其電壓降近似為0。61高壓、大電流CMOS管子的Latch-up對策—Guardring62高壓、大電流CMOS管子的Latch-up對策—GuardringGuardring63

2.2雙極型晶體管（與CMOS工藝兼容的Bipolar）標準CMOS工藝實現的雙極型晶體管：

VerticalBipolarTransistorRb–seriesbaseresistorn阱工藝:PNPBJTp阱工藝（CMOS工藝不支持）64

2.3二極管（Diode）在ESD保護電路中，采用一對反向偏置的二極管形成保護電路，使內部電路的電壓鉗位在0~VDD之間。電阻R起限流（二極管電流）作用。DB的等效電路65二極管（續）DA：制作在p型襯底中，必須反向偏置，可用作可變電容器（反向偏置pn結的耗盡電容）；DB：制作在n-well中，必須反向偏置，正向偏置時有很大的電流從p+流向襯底(等效Bipolar效果)，反向偏置時可用作可變電容器；但要注意:1)n-well與p襯底之間呈現相當大的寄生電容；2)n-well材料的電阻率高，在二極管中產生了等效串聯電阻；模擬CMOS電路中，二極管均在反向偏置下使用，可采用PNP雙極型晶體管(VerticalBipolarTransistor)實現正向偏置二極管的功能。用PNP雙極型晶體管實現正向偏置的二極管66

2.4電阻（Resistor）電阻的種類：多晶硅電阻（p+/n+Polysiliconresistor）阱電阻（n-wellresistor）擴散電阻（p+/n+diffused

resistor）金屬電阻（Metal

resistor）67

電阻的特性方塊電阻值R口（sheetresistance）

ρ—電阻率，t—電阻厚度，L—電阻長度，W—電阻寬度電流方向當W=L時，Rtotal=R□對于給定的工藝（

電阻率ρ

和電阻厚度t確定），電路設計人員可調整L（W通常固定），以實現期望的電阻值。68

電阻的特性Spice模型

ΔT=T-T0—溫度變化量；T0：參數抽出時的基準溫度（25oC/27oC）；TC1：1次溫度系數，TC2：2次溫度系數；ΔV：電阻兩端的壓降；VC1：1次電壓系數，VC2：2次電壓系數Spice仿真語句：RXXXn1n2200kTC1=1.43E-0369

多晶硅電阻（Polysiliconresistor）典型值：

R口=數十Ω~數百Ω~數KΩ為了保證電阻的絕對精度，通常要求電阻寬度W在一定值以上(例如W>2um)，且總電阻要大于5個方塊電阻。要求VDD“干凈”，通常單獨供電70

多晶硅電阻（Polysiliconresistor）R口的絕對誤差以及溫度和電壓系數（R口隨溫度、電壓和工藝變化）：R口的絕對誤差小于±20%，相對誤差：百分之幾R口的溫度系數取決于摻雜類型和濃度，R口的TC1典型值為:數百~數千ppm/oC，例如，+1000ppm/oC（P+摻雜），-1000ppm/oC（n+摻雜）R口的電壓系數?。妷旱囊淮蜗禂到茷榱悖㏄olysilicon—由于重摻雜P+或n+雜質，形成多晶硅，降低電阻率（與單晶硅相比），提高導電能力；n-well—將電阻與襯底隔離開，以防止襯底噪聲通過寄生電容（Polysilicon與p-sub之間）耦合到電阻中，起到屏蔽襯底噪聲的作用；電阻的版圖設計時，避免采用蛇行的拐彎形狀，應采用金屬連接，以防止拐彎處的應力影響（局部電阻增大）；特點：電阻值線性度高，對襯底寄生電容小，失配（尺寸誤差）相對小。71

多晶硅電阻的版圖設計實例AB金屬連接虛擬電阻虛擬電阻保證每個電阻體的物理布局對稱！RAB72

兩個匹配電阻的版圖設計實例在電路設計中，有時要求兩個電阻的比值（相對值：R1/R2）具有很高的精度（例如分壓電阻的分壓系數），此時在版圖設計中就要實現兩個電阻的高精度匹配。金屬連接73

兩個匹配電阻的版圖設計實例金屬連接74

多晶硅電阻特性（續）Non-SalicideResistor(非硅化物電阻)模擬CMOS工藝中，為了獲得較高阻值的電阻，主要使用Non-SalicideResistor。在做硅化物（Salicide）處理時，有選擇性地“阻擋”（SAB:SalicideBlock）淀積在多晶硅電阻之上的硅化物，從而使得多晶硅電阻的阻值不受硅化物處理的影響。但是電阻的兩端引線處采用硅化物處理，以降低接觸電阻。75

Non-SalicideResistor（例）Non-SalicideResistancesMin.Typ.Max.Unitn+擴散電阻(W=20um)6080100

Ω/sqp+擴散電阻(W=20um)90140190

Ω/sqn+Poly(W=20um)80130180

Ω

/sqp+Poly(W=20um)200270340Ω/sqn+HRPoly(W/L=20/100)450550650Ω/sqp+HRPoly(W/L=20/100)8939481003Ω/sqsheetresistanceNon-SalicidePolysiliconResistor76

SalicideResistorSalicideResistor

表面覆蓋有硅化物的多晶硅（多晶硅電阻）、覆蓋有硅化物的p+或n+有源區（擴散電阻）、n阱（阱電阻）以及金屬層（金屬電阻）都可以作為電阻。但由于硅化物的電阻率很低，且精度較差（±50%），通常用于要求小電阻的模擬CMOS電路中。

SalicideResistances：Min.Typ.Max.Unitn+擴散電阻(W=0.24um)2815Ω/sqP+擴散電阻(W=0.24um)2815Ω/sqn+Poly電阻(W=0.18um)2815Ω/sqP+Poly電阻(W=0.18um)2815Ω/sq77

n-well電阻電壓系數大，絕對精度：百分之幾十，相對精度：百分之幾；方塊電阻的阻值較大（典型值數KΩ），適合于做精度要求不高的大電阻，例如上拉電阻或保護電阻；與襯底之間有較大的寄生電容（反偏pn結的耗盡層電容），并與電阻上的電壓有關（pn結的耗盡層電容與其兩端電壓大小有關）。寄生電容78

擴散電阻（Diffusedresistor）電阻值隨工藝而變化，絕對精度：±50%，相對精度：百分之幾方塊電阻的阻值較小（典型值：數Ω~數十Ω

）n+擴散電阻與襯底之間具有較大的寄生電容（pn結耗盡層電容），并與電壓有關p+擴散電阻與襯底之間的寄生電容可以忽略（n阱的隔離作用）由于硅材料的導熱性能遠高于SiO2，所以與多晶硅電阻（四周被SiO2包圍）相比，擴散電阻可以承受更大的瞬態功耗（通常用在ESD保護電路中）。FOX79

金屬電阻（Metalresistor）要注意流過金屬電阻的最大電流限制金屬電阻可用于檢測電流大小802.5電容式中：ε0為真空的介電常數，εr為絕緣介質的相對介電常數(對于SiO2，εr=3.9)。WL為平行板電容的有效面積（上、下極板重疊部分），tox為絕緣介質層的厚度。81電容的分類多晶硅—擴散層電容多晶硅—多晶硅（2P工藝）金屬—金屬電容CMOS電容82

2.5電容

多晶硅-擴散層電容的缺點：非線性：電容值隨外加電壓而變化（耗盡層寬度隨外加電壓變化），C=C0(1+α1v+α2v2+······)下極板與襯底之間的寄生電容（耗盡電容）較大:10~20%與CMOS電容相比，單位面積電容小（占用面積大）制作工藝復雜，尤其是與CMOS數字電路工藝不兼容在現代模擬CMOS工藝中，一般很少使用83

金屬-金屬電容（MIMCapacitor）

在兩片金屬極板（如下圖中電容上極板與Secondtopmetal）之間形成電容，精度高，耐壓高，電容值不受外加電壓的影響。另外，由于制作在金屬層，不占有源層面積，可減小芯片面積。但單位面積電容小。與CMOS管的tox相比，中間的絕緣層SiO2的厚度較大，單位面積電容的典型值為0.8fF/μm2。另外制造時需要多加一層MASK用于制作電容上極板(optionMASK)。CMIM:Metal-Insulator-Metal84CMOS電容（gatecapacitor）當電壓Vc超過Vth（VDS=0，工作在深度線性區）或為負電壓（工作在積累區）時，等效電容均為柵氧化層電容Cgs=Cox×W×L。在電壓VC=0的附近，電容值較小且不為恒定值，這是由于沒有導電溝道存在，等效電容為柵氧化層電容Cox和耗盡區電容Cdep的串聯值。(1)NMOS(Vgs>Vth)(2)PMOS(|Vgs|>|Vth|)在積累區，襯底中的多數載流子被柵極電壓吸引到柵氧化層下面（襯底表面），形成柵氧化層電容Cox×W×L（Q=CV）。NMOS管工作在線性區85CMOS電容（gatecapacitor）由于CMOS工藝中柵氧化層通常是最薄的，因此CMOS電容的單位面積電容值非常大(對于0.18

μm工藝，Cox=9.7fF/μm2，約為MIM電容的10倍)，如果需要大的電容值（例如電源線上的降噪電容），采用CMOS電容可有效節省面積。增強型CMOS的缺點：等效電容值的大小與偏置電壓VC有關（在VC=0的附近），呈現出非線性。86CMOS電容（gatecapacitor）(1)NMOSCMOS管工作在線性區（Vgs>Vth,Vds=0）Cgs+Cgd=Cox×W×L87

CMOS電容（兩端懸?。?/p>

對于兩端懸浮的NMOS和PMOS電容，由于襯底分別接地和接電源VDD，無法工作在“積累區”。另外，由于VSB>0，存在體效應，導致閾值電壓Vth增大，電容與電壓的關系曲線向右平移。

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CMOS電容（兩種電容的比較）

由于襯底B接地（與電容的另一端不相連），電容兩端形成不了積累區（無電荷積累效應），但G~B之間有積累效應。89

CMOS電容（兩端懸?。㎞MOS電容和PMOS電容并聯使用：

W/L=10um/5um-VDD+VDD0VC90

CMOS電容（兩端懸浮）將2個PMOS電容反向并聯，可實現兩端懸浮的等效電容（PMOS管的襯底用獨立的阱形成），對于正、負電壓VC，都可形成柵氧化層電容Cgs。

2個PMOS電容反向并聯使用：

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CMOS電容(由耗盡型CMOS實現的電容)

由耗盡型CMOS實現的電容

由耗盡型CMOS實現的電容近似為常數，這是由于在耗盡型CMOS中，預埋有導電溝道，即使Vgs=0