第7章宏功能模塊與IP應用本章主要內容：1、介紹LPM(LibraryofParameterizedModules）宏功能模塊應用

2、IP核應用重點掌握：使用QuartusⅡ定制、設計LPM7.1宏功能模塊概述

算術組件

累加器、加法器、乘法器和LPM算術函數。門電路多路復用器和LPM門函數。

I/O組件時鐘數據恢復(CDR)、鎖相環(PLL)、雙數據速率(DDR)、千兆位收發器塊(GXB)、LVDS(LowVoltageDifferentialSignal)接收器和發送器、PLL重新配置和遠程更新宏功能模塊。存儲器編譯器FIFOPartitioner、RAM和ROM宏功能模塊。存儲組件存儲器、移位寄存器宏模塊和LPM存儲器函數。■

Altera提供的宏功能模塊與LPM函數：7.1宏功能模塊概述

7.1.1知識產權核的應用

■

知識產權核簡介:1、IP核的優勢：使用IP核進行系統設計可以提高設計性能，降低開發成本，設計周期短、靈活性強，仿真方便，降低設計風險。2、Altera為用戶提供三類IP：

（1）基本宏功能(Megafunctions)：是針對其目標器件進行優化過的模塊，性能更高，使用資源更少，可用于實現基本的邏輯功能。（如RAM塊、DSP塊、LVDS驅動器、鎖相環及高速收發電路等）。包括兩類：①

Altera

專有的宏功能，以ALT開頭進行標注，②LPM(LibraryofParameterrizedModules)

參數可設置模塊庫。（2）MegaCore（宏功能核）--是由多個不同設計文件組成，用于復雜系統級函數的預驗證HDL設計文件，可利用MegaWizardPlug-inManager進行參數設置。（3）AMPP(Altera

MegafunctionPartnersProgram)程序

—用于建立QuartusⅡ配用的宏功能模塊。

3、知識產權核：AMPP宏功能模塊程序MegaCore函數OpenCore評估功能OpenCorePlus硬件評估功能■

知識產權核簡介:7.1.2MegaWizardPlug-InManager使用■MegaWizardPlug-InManager向導位于QuartusⅡ中。■作用：

7.1宏功能模塊概述

見表7.1.2.1

(1)幫助用戶自如的為自定義宏功能模塊變量指定選項，為參數和可選端口設置數值。

(2)MegaWizardPlug-InManager向導為用戶生成的每個自定義宏功能模塊變量而生成的文件，7.1.3如何對宏功能模塊進行例化

由MegaWizardPlug-InManager工具：建立宏功能模塊建立包含宏功能模塊實例的VerilogHDL和

VHDL包裝文件建立組件聲明文件（用VHDL）在設計中使用該文件。7.1宏功能模塊概述

■對宏功能模塊進行例化途徑(在QuartusII中):

①

在“BlockEditor”中直接例化；②

在HDL代碼中例化；

③在QuartusII中對Altera宏模塊和LPM函數進行例化。

④

在MegaWizardPlug-InManager向導中進行參數化并建立包裝文件；1、在HDL代碼中例化例化步驟：計數器乘-累加器和乘-加法器加法/減法器RAM乘法器移位寄存器

2、使用端口和參數定義例化方法同上，只采用調用函數方法，如MegaCore函數等。3、使用端口和參數定義生成宏功能模塊

在QuartusⅡ用Analysis&Synthesis自動識別的宏功能模塊，Altera映射到宏功能模塊包括：7.1.3在QuartusII中對宏功能模塊進行例化■(在QuartusII中例化途徑):7.2宏模塊應用實例

7.2.1正弦信號發生器設計

ROM存放正弦波形數據:（設：6位地址線，8位數據線）■組成

地址發生器：計數器(6位）

VHDL頂層文件■輸出頻率：f=f0/64f：輸出頻率

f0：計數器時鐘頻率1、工作原理說明第7章宏功能模塊與IP應用ff02、正弦信號發生器結構框圖7.2.1正弦信號發生器設計第一步：定制初始化數據文件

7.2.2設計步驟

1、建立mif格式文件方法：法①：Quartus

中利用New-Other-MemoryInitializationfile法②：其它編輯器設計見例7-1法③

：C語言設計

見例7-2

等等。2．建立.hex格式文件方法：（1）建立.mif格式文件

（2）建立.hex格式文件

法①：Quartus

中利用New-OtherFile-Hexadecimalfile

見圖7-2法②：利用8051單片機編輯器設計

見圖7-37.2宏模塊應用實例

第二步：定制LPM_ROM元件，并把編好的數據文件鏈接上定制正弦信號數據ROM宏功能塊，將波形數據加載到ROM中。1）創建LPM宏功能模塊：用QuartusⅡ中Tool中選擇

MegaWizardPlug-inManager彈出框:定制新的宏功能塊

7.2.2宏功能塊設計步驟點擊注意：數據文件最好放在項目目錄之下的子目錄中。2）LPM宏功能塊設定框：7.2.2宏功能塊設計步驟找到ROM存放的位置并鍵入名稱點擊NEXT注意：要指定數據文件存放的位置3）選擇data_rom模塊數據線和地址線寬度

7.2.2宏功能塊設計步驟存儲器容量4）選擇地址鎖存信號inclock或其他控制端子7.2.2宏功能塊設計步驟選則更多信號端5）調入ROM初始化數據文件并選擇在系統讀寫功能7.2.2宏功能塊設計步驟找事先編寫的ROM數據文件允許在系統讀寫處打√完成

6）LPM_ROM設計完成后所需的設置框

—對大多器件以下設置可以省略，只有采用CycloneⅡ需要以下設置。7.2.2宏功能塊設計步驟注釋：生成的ROM文件可以打開，打開文件方式：鍵入：init_file=>“文件的目錄及名稱”或直接從File\open即可。書上給出了ROM文件內容：P167.[7-3]—自看第三步：完成頂層設計LIBRARYIEEE;--正弦信號發生器源文件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINGTISPORT(CLK:INSTD_LOGIC;--信號源時鐘

DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位波形數據輸出END;ARCHITECTUREDACCOFSINGTISCOMPONENTdata_rom

--調用波形數據存儲器LPM_ROM文件：data_rom.vhd聲明

PORT(address:INSTD_LOGIC_VECTOR(5DOWNTO0);--6位地址信號

inclock:INSTD_LOGIC;--地址鎖存時鐘

q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;SIGNALQ1:STD_LOGIC_VECTOR(5DOWNTO0);--設定內部節點為地址計數器

BEGINPROCESS(CLK)--LPM_ROM地址發生器進程

BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;--Q1作為地址發生器計數器ENDIF;ENDPROCESS;u1:data_romPORTMAP(address=>Q1,q=>DOUT,inclock=>CLK);--例化END;7.2.2宏功能塊設計步驟1）正弦信號發生器頂層文件建立2）頂層設計進行編譯3）頂層設計仿真測試7.2.2宏功能塊設計步驟利用嵌入式邏輯分析儀獲得的波形1）正弦波形為輸出信號2）三角波形為地址發生器輸出波形4）生成的RTL圖7.3在系統存儲器數據讀寫編輯器應用

第7章宏功能模塊與IP應用1）作用：在線讀寫編輯器,直接通過JTAG口讀取或改寫FPGA中ROM、RAM中的數據，讀取過程不影響FPGA工作狀態。2）使用：打開在系統存儲單元編輯窗口：

用QuartusⅡ中Tool中選擇in-systemmemorycontenteditor項進行硬件和通信口模式設置。

圖7-133）注意：要聯通硬件使用。7.4編輯SignalTapII的觸發信號

第7章宏功能模塊與IP應用--SignalTapII是嵌入系統邏輯分析儀SignalTapII的觸發信號編輯：選擇高級觸發條件選擇采樣速率7.5其它存儲器模塊的定制與應用

7.5.1RAM定制

---步驟同ROM第7章宏功能模塊與IP應用7.5.1RAM定制

7.5其它存儲器模塊的定制與應用編譯仿真LPM_RAM的仿真波形7.5.2FIFO定制7.5其它存儲器模塊的定制與應用先進先出存儲器定制用法同上。FIFO編輯窗

7.5.2FIFO定制7.5其它存儲器模塊的定制與應用FIFO的仿真波形7.6流水線乘法累加器的混合輸入設計

設計方案見[圖7.6.1]（1）用VHDL設計16位加法器。

■16位加法器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER16BISPORT(CIN:INSTD_LOGIC;A，B:INSTD_LOGIC_VECTOR(15DOWNTO0);S:OUTSTD_LOGIC_VECTOR(15DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER16B;ARCHITECTUREbehavOFADDER16BISSIGNALSINT:STD_LOGIC_VECTOR(16DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(16DOWNTO0);BEGINAA<='0'&A;BB<='0'&B;SINT<=AA+BB+CIN;S<=SINT(15DOWNTO0);COUT<=SINT(16);ENDbehav;

第7章宏功能模塊與IP應用7.6流水線乘法累加器的混合輸入設計

加入LPM元件步驟

：在彈出的Symbol框中\選擇QuartusⅡ安裝目錄找到：/libraries\megafunctions\arithmetic\lpm_mult\ok進入LPM編輯窗（2）頂層原理圖文件設計。

■在原理圖編輯窗加入各元件■將LPM乘法器設置為流水線工作方式（2）頂層原理圖文件設計7.6流水線乘法累加器的混合輸入設計

其他模塊按照頂層設計的電路一一提取，并連接完成，再編譯仿真，下載即完成全部設計。7.7LPM嵌入式鎖相環調用

7.7.1建立嵌入式鎖相環元件

■

選擇輸入參考時鐘為20MHz第7章宏功能模塊與IP應用時鐘為20MHz7.7LPM嵌入式鎖相環調用

7.7.1建立嵌入式鎖相環元件

■

選擇控制信號

7.7.1建立嵌入式鎖相環元件

■

選擇c0的輸出頻率為200MHz

7.7LPM嵌入式鎖相環調用

7.7.2測試鎖相環

7.7LPM嵌入式鎖相環調用

■

PLL元件的仿真波形

7.7.2測試鎖相環

…;ENTITYDDS_VHDLISPORT(CLKK:INSTD_LOGIC;--此時鐘進入鎖相環

clk:INSTD_LOGIC

FWORD:INSTD_LOGIC_VECTOR(7DOWNTO0);…;ARCHITECTUREoneOFDDS_VHDLIS

COMPONENTPLLU--調入PLL聲明

PORT( inclk0:INSTD_LOGIC:='0'; c0:OUTSTD_LOGIC );ENDCOMPONENT;COMPONENTREG32B…;BEGIN…;u6:SIN_ROMPORTMAP(address=>D32B(31DOWNTO22),q=>POUT,inclock=>CLK);--ROM例化；u7:PLLUPORTMAP(inclk0=>CLKK,c0=>CLK);--鎖相環例化；END;

●

單頻率輸出應用PLL的示例：7.8IP核NCO數控振蕩器使用方法（略）第7章宏功能模塊與IP應用安裝NCO核框7.98051單片機IP核應用電路示例第7章宏功能模塊與IP應用7.98051單片機IP核應用單片機I/O口設置成雙向口的電路框7.98051單片機IP核應用設置FPGA的總線口輸出為上拉框7.98051單片機IP核應用LPM_ROM初始化文件路徑框7.98051單片機IP核應用TEST1.asm匯編程序7.98051單片機IP核應用下載匯編程序HEX代碼框附加內容---了解7.10NiosII片上系統設計1NiosII軟核處理器簡介2片上系統開發流程3片上系統設計4.系統軟件設計

NiosII（CPU）：通用的RISC結構的軟核處理器。包括三種核心：快速型內核（NiosII/f）、經濟型內核（NiosII/e）標準型內核（NiosII/s）三種內核都具有：32位處理器單元，32位地址和數據總線，32位的通用寄存器、32個外部中斷源。根據系統需要可以選擇不同的類型，既滿足系統的性能又降低了系統的成本。1.NiosII軟核處理器簡介：2片上系統開發流程3.片上系統設計---利用sopcbuilder構建所需的CPU。

---利用sopcbuilder構建所需的CPU。

生成的NiosII處理器軟核4.系統軟件設計

本章結束打開，利用該平臺采用C或C++編程■下面實驗課課時安排實驗五：完成書《實驗與設計7-1》正弦信號發生器設計

實驗六：完成書《實驗與設計7-2》8位十六進制頻率計的設計兩個實驗共6學時完成—本次試驗結束前要檢查仿真波形并打分<輸出文件>.bsf

：BlockEditor中使用的宏功能模塊的符號（元件）。<輸出文件>.cmp

：組件申明文件。<輸出文件>.inc：宏功能模塊包裝文件中模塊的AHDL包含文件。<輸出文件>.tdf

：要在AHDL設計中實例化的宏功能模塊包裝文件。<輸出文件>.vhd

：要在VHDL設計中實例化的宏功能模塊包裝文件。<輸出文件>.v：要在VerilogHDL設計中實例化的宏功能模塊包裝文件。<輸出文件>_bb.v：VerilogHDL設計所用宏功能模塊包裝文件中模塊的空體或

black-box申明，用于在使用EDA綜合工具時指定端口方向