集成電路知識產(chǎn)權(quán)(IP)核設計要求2023-12-28發(fā)布國家標準化管理委員會GB/T43454—2023 I 2規(guī)范性引用文件 3術(shù)語和定義 4縮略語 5一般要求 25.1設計過程 5.2交付項準備 25.3交付形式 25.4開發(fā)工具 25.5工藝庫 25.6第三方信息 5.7版本控制 5.8文檔創(chuàng)建和更新 6詳細設計要求 6.1規(guī)格定義 6.2IP核設計架構(gòu) 36.3IP核設計綜合 66.4IP核驗證 76.5可測性設計 86.6版圖設計 96.7流片驗證 參考文獻 I本文件按照GB/T1.1—2020《標準化工作導則第1部分：標準化文件的結(jié)構(gòu)和起草規(guī)則》的規(guī)定起草。請注意本文件的某些內(nèi)容可能涉及專利。本文件的發(fā)布機構(gòu)不承擔識別專利的責任。本文件由中華人民共和國工業(yè)和信息化部提出。本文件由全國半導體器件標準化技術(shù)委員會(SAC/TC78)歸口。本文件起草單位：中國兵器工業(yè)第二一四研究所、中國兵器標準化研究所、中國電子技術(shù)標準化研究院。1集成電路知識產(chǎn)權(quán)(IP)核設計要求本文件規(guī)定了集成電路知識產(chǎn)權(quán)(IP)核的設計開發(fā)過程中的一般要求和詳細設計要求。本文件適用于集成電路IP核的開發(fā)、轉(zhuǎn)讓和集成過程。2規(guī)范性引用文件下列文件中的內(nèi)容通過文中的規(guī)范性引用而構(gòu)成本文件必不可少的條款。其中，注日期的引用文件，僅該日期對應的版本適用于本文件；不注日期的引用文件，其最新版本(包括所有的修改單)適用于本文件。GB/T43452—2023模擬/混合信號知識產(chǎn)權(quán)(IP)核交付項要求SJ/T11477—2014IP核交付項規(guī)范3術(shù)語和定義下列術(shù)語和定義適用于本文件。知識產(chǎn)權(quán)核intellectualpropertycore;IPcore事先定義，經(jīng)過驗證、可重復使用并能夠完成某些功能的組件。注：以下簡稱IP核。IP核在集成電路行業(yè)又稱為硅知識產(chǎn)權(quán)SIP(SiliconIntellectualProperty)。IP核的形態(tài)為軟IP核提供者IPcoreprovider在IP核交易過程中創(chuàng)建和提供IP核的實體。注：IP核提供者將提供IP核的相關信息和服務。IP核使用者IPcoreuser在IP核交易過程中接收IP核的實體。注：IP核使用者將完成IP核的集成和復用工作，與IP核提供者相對應。4縮略語下列縮略語適用于本文件。EDA:電子設計自動化(ElectronicDesignAutomation)GDSⅡ:圖形數(shù)據(jù)庫系統(tǒng)二代(GraphicDatabaseSystemⅡ)IP:知識產(chǎn)權(quán)(IntellectualProperty)2RTL:寄存器轉(zhuǎn)換級電路(RegisterTransferLevel)SIP:硅知識產(chǎn)權(quán)(SiliconIntellectualProperty)SVA:斷言語法(SystemVerilogAssertion)VerilogHDL:Verilog硬件描述語言(VerilogHardwareDescriptionLanguage)VHDL:超高速集成電路硬件描述語言(Very-high-speedIntegratedCircuitHardwareDescription5一般要求IP核提供者應建立一個IP核設計開發(fā)流程。IP核設計開發(fā)流程中宜包含下列活動：a)規(guī)格定義(6.1);b)IP核設計架構(gòu)(6.2);c)IP核設計綜合(6.3);d)IP核驗證(6.4);e)可測性設計(6.5);針對具體IP核的類型或交付形式以及數(shù)字或模擬/混合電路，可對上述IP核設計開發(fā)流程進行數(shù)字IP核交付項應符合SJ/T11477—2014第4章的規(guī)定，模擬/混合IP核交付項應符合GB/T43452—2023第6章的規(guī)定。IP核提供者設計的IP核交付形式分為：a)在邏輯集成電路設計的過程中，集成電路設計者會在系統(tǒng)規(guī)范制定完成后，利用VerilogHDL或VHDL等，依照所制定的規(guī)則，將系統(tǒng)所需要的功能寫成寄存器傳輸級RTL的文件，該文件可綜合，這個可綜合的RTL文件稱為軟核；b)結(jié)構(gòu)拓撲方面通過布局布線或者利用一個通用工藝庫對性能和面積進行優(yōu)化，通常包括可綜GDSⅡ形式。IP核提供者在設計過程中應記錄使用的工具名稱、工具提供商以及版本號。IP核提供者應記錄所使用的工藝庫提供商以及工藝庫版本號。IP核提供者可使用第三方IP核(如存儲器IP核),但IP核在交付后的使用過程中不應依賴于這些3第三方IP核，或用戶能擁有或得到同樣的IP核。5.7版本控制IP核提供者應標識和記錄交付項的版本號，在迭代更新版本時，應及時記錄和登記版本號。5.8文檔創(chuàng)建和更新IP核提供者在開發(fā)過程中應創(chuàng)建并及時更新文檔。IP核提供者應記錄已知設計錯誤和已采取的糾正方法以及設計中可能存在的風險。6詳細設計要求6.1規(guī)格定義IP核的規(guī)格應包括以下設計內(nèi)容：概述、功能需求、性能需求、物理需求、結(jié)構(gòu)模塊框圖、對外系統(tǒng)接口的詳細定義、可配置功能詳細描述、測試方法、驗證策略等。對于模擬/混合IP核，IP核提供者應對其中的每一個輸入/輸出關系進行功能定義，而且應提出時序、功耗、面積、信噪比等性能參數(shù)的范圍要求。6.2IP核設計架構(gòu)IP核提供者應以文檔、RTL代碼或電路的形式對功能進行描述，數(shù)字IP核交付項應符合SJ/T11477—2014第4章的規(guī)定，模擬/混合IP核交付項應符合GB/T43452—2023第6章的規(guī)定。6.2.2數(shù)字信號IP核設計內(nèi)容應包含下列內(nèi)容：a)IP核工作原理；b)IP核工作模式；c)整體功能框圖；d)IP核頂層模塊設計；e)IP核模塊劃分與信號連接關系；f)IP核子模塊定義和設計。對微處理器類IP核的體系結(jié)構(gòu)進行描述，應包含下列內(nèi)容：a)微處理器IP核所采用的架構(gòu)、指令集和運算單元；b)微處理器IP核緩存；c)微處理器IP核浮點運算處理引擎；d)微處理器IP核的存儲器管理；e)微處理器IP核的安全機制。應包含下列內(nèi)容：4b)接口方向以及功能描述；c)接口的電氣特性與指標；d)接口的其他需要的信息；e)所支持的接口協(xié)議版本，如果是部分支持的接口協(xié)議，給出不支持的部分；f)協(xié)議的基本原理；h)出錯處理；i)中斷類型與處理；j)各種應用模式下的接口時序圖。包含下列內(nèi)容。a)IP核時鐘頻率，如果有多個時鐘域存在，應畫出相應的時鐘分布圖來表示時鐘域關系，并且需要對跨時鐘域的設計進行描述。b)應針對IP核時鐘配置方法做說明。c)應針對IP核時鐘的指標，例如頻率、頻率精度、抖動、占空比、上升/下降沿時間等進行描述。d)IP核復位信號，應說明復位信號的工作方式、時序要求等。如果存在多個復位信號，應對各個復位信號的關系做具體說明。e)應針對IP核各子模塊復位域的復位信號做具體說明。f)對于時鐘和復位設計應做記錄并作為交付項，例如去毛刺設計等。應以表格或文檔形式描述IP核可訪問的寄存器，包含下列內(nèi)容：a)寄存器名稱；b)寄存器地址分配；d)寄存器位寬；e)寄存器復位值；f)寄存器功能，應對寄存器各位值進行描述。IP核提供者應以表格的形式描述所有可配置的參數(shù)，包含下列內(nèi)容：a)參數(shù)的名稱定義；b)參數(shù)的范圍；c)不同條件下參數(shù)取值；d)參數(shù)的缺省值；e)參數(shù)功能，若各參數(shù)值之間相互依賴，應明確各參數(shù)之間的依賴性。硬IP核提供者應為硬IP核的集成提供下列仿真模型：5a)對IP核接口進行明確描述的行為模型；b)對IP核功能進行明確描述的仿真模型；c)對IP核時序信息和測試結(jié)構(gòu)信息進行明確描述的仿真模型。所有數(shù)字信號硬IP核和帶有數(shù)字接口的模擬/混合信號硬IP核提供者應為硬IP核的集成提供時序模型。時序模型包含下列內(nèi)容：a)應規(guī)定硬IP核靜態(tài)時序模型中所有參數(shù)；b)對于有時序約束的接口，應規(guī)定其在升降沿和作用沿處的轉(zhuǎn)換速度、延遲時間、建立時間、保持時間和抖動值等時序信息，還應標明與其存在時序相關性的接口；c)應規(guī)定周期和占空比在內(nèi)的時鐘接口需求，限定時鐘接口的最高工作頻率；d)時序模型應提供完整的信號模型。IP核提供者應對交付的IP核存儲器模塊進行描述，包含下列內(nèi)容：a)存儲器的基本原理；b)存儲器的類型描述；d)存儲器配置指導手冊。在設計中的斷言都應以源代碼(如SVA語法)形式提供并做好標注。提供斷言的指導性文檔有助于IP核提供者向IP核使用者轉(zhuǎn)移設計思想和技術(shù)。IP核提供者編寫的功能手冊應包含6.2.2.1～6.2.2.9中適用的內(nèi)容。6.2.3模擬/混合信號IP核設計內(nèi)容應包含以下內(nèi)容：a)系統(tǒng)規(guī)格定義；b)電路設計；c)電路模擬。電路設計應包含以下內(nèi)容：a)IP核提供者選擇合適的工藝制程；b)合理的架構(gòu)系統(tǒng)，例如并行的還是串行的，差分的還是單端的；c)根據(jù)架構(gòu)來決定元件的組合，例如，電流鏡類型還是補償類型；d)根據(jù)交流、直流參數(shù)決定晶體管工作偏置點和晶體管大小；e)根據(jù)環(huán)境估計負載形態(tài)和負載值。6電路模擬應包含以下內(nèi)容：a)IP核提供者基于晶體管模型，借助EDA工具進行電路性能的評估、分析，在這個階段，依據(jù)電路仿真結(jié)果來修改晶體管參數(shù)；b)根據(jù)制程參數(shù)的變量來確定電路工作的區(qū)間和限制；c)根據(jù)驗證環(huán)境因素的變化描述對電路性能的影響；d)通過仿真結(jié)果指導下一步的版圖設計，例如，版圖對稱性要求、電源線的寬度等。IP核提供者編寫的功能手冊應包含6.2.3.1～6.2.3.3中適用的內(nèi)容。IP核提供者應在RTL代碼編寫之前制定IP核時序約束規(guī)劃。IP核時序規(guī)劃包含下列內(nèi)容。a)時鐘約束：1)應創(chuàng)建所有時鐘信號，標明時鐘域數(shù)目和所有時鐘的工作頻率；2)當時鐘接口之間存在相關性時，應描述時鐘之間的關系。b)輸入輸出約束：1)應指定輸入/輸出端口信號所屬時鐘域的時鐘信號；2)宜指定輸入/輸出端口信號的延時和負載能力；3)當存在從輸入接口到輸出接口的組合路徑時，應指定由輸入接口經(jīng)過組合邏輯路徑到輸出接口的延時。c)IP核提供者應明確施加到綜合電路的驅(qū)動能力。d)應包括溫度和電壓在內(nèi)的操作條件。e)若存在任何時序例外，例如異步信號、虛假路徑、多周期路徑，或者存在不屬于滿足時序約束的信號，都應在時序規(guī)劃中標記。IP核提供者應確定設計綜合面積的范圍。IP核面積約束應包含以下內(nèi)容：a)確定面積的單位描述，例如輸入與非門、晶體管數(shù)目以及平方微米；b)面積約束的相應命令描述，例如設置最小限度的面積優(yōu)化。IP核提供者應提供頂層綜合腳本，宜提供不同綜合目標(如性能最優(yōu)、面積最優(yōu))的綜合腳本。IP核提供者在完成功能描述后，應運行綜合腳本，執(zhí)行設計綜合。設計綜合應符合下列規(guī)定：a)若IP核可配置，設計綜合覆蓋全部配置情況；b)若為軟IP核，則在多種工藝下進行設計綜合。6.3.5一致性檢查IP核提供者應使用等價性檢查工具，檢查RTL代碼與綜合后的網(wǎng)表在功能上是否一致。7功能驗證計劃里面應包含整個驗證環(huán)境的框架和主要組成部分的介紹。IP核提供者應根據(jù)驗證計劃進行功能驗證。功能驗證計劃一般以功能點或關鍵功能為基礎，對驗證項進行匯總，并描述各驗證項采用的功能驗證方法。應由IP提供者搭建驗證平臺和開發(fā)測試用例，并詳細描述IP核測試平臺的結(jié)構(gòu)和層次。應列出測試平臺組件清單，可用框圖輔助描述。應描述相關驗證工具使用方式，包括工具名稱和版本號等信息。如果沒有相應工具，也應提供相應下載途徑并可使用。應對驗證環(huán)境安裝、仿真等過程的腳本文件進行描述。具體要求如下：a)驗證環(huán)境腳本應能夠運行所有測試集，支持激勵的產(chǎn)生和再創(chuàng)建；b)回歸腳本中的日志文件應包括所有再現(xiàn)驗證運行所需的信息。應對驗證環(huán)境的原型驗證進行描述。具體要求如下：a)IP核提供者應根據(jù)原型驗證開發(fā)給予指標說明，例如規(guī)模、速度、功耗、結(jié)構(gòu)等；b)IP核提供者應對交付IP核原型驗證過程中遇到的問題進行記錄和更新；c)應制定相應的原型驗證指導手冊。對驗證環(huán)境的回歸測試，具體要求如下：a)IP核提供者應根據(jù)每個驗證項的驗證結(jié)果對IP核做必要的修改，進行必要的回歸測試；b)每個回歸測試應獨立運行，避免運行全部測試集導致效率低下。IP核提供者應記錄并分析驗證得到的結(jié)果，應標注好每次驗證報告的結(jié)果。對驗證環(huán)境的集成，具體要求如下：a)對于集成和使用IP核驗證環(huán)境，應包括需要設置的環(huán)境變量與執(zhí)行命令的腳本；b)應準備測試用例(包括驗證激勵和參考數(shù)據(jù)),還應準備典型測試用例用于集成后的驗證。8IP核的驗證手冊應包含6.4.1.1～6.4.1.5中適用的內(nèi)容。IP核提供者應根據(jù)驗證計劃進行功能驗證。應包含下列內(nèi)容：a)所要驗證的功能；b)驗證目標，并給出預期達到的性能參數(shù)指標。IP核提供者應構(gòu)建驗證環(huán)境，應包含以下內(nèi)容：a)驗證的外部環(huán)境設置，如工作溫度范圍、工作電源電壓的范圍；b)驗證環(huán)境的詳細信息，如激勵的類型和性能、時鐘的轉(zhuǎn)換時間等；c)驗證中使用的輔助模塊及其詳細信息。IP核提供者應記錄并分析驗證得到的報告。模擬/混合信號IP核的驗證手冊應包含6.4.2.1～6.4.2.3中適用的內(nèi)容。6.5可測性設計6.5.1.1芯片內(nèi)部寄存器掃描鏈IP核提供者在完成設計綜合后，適用時，應在芯片內(nèi)部增加掃描鏈，自動產(chǎn)生測試向量來測試芯片內(nèi)部的制造缺陷。6.5.1.2芯片輸入/輸出端口掃描鏈IP核提供者在芯片流片完成后，適用時，應配置芯片輸入/輸出接口增加掃描鏈，來調(diào)試芯片和電路板級的制造缺陷。6.5.2存儲器測試如果是存儲器IP核或者IP核中包含存儲器模塊，應使用內(nèi)建自測試電路方式進行存儲器測試。硬IP核提供者應為硬IP核的集成提供測試模型。測試模型應包含下列可測性和測試結(jié)構(gòu)信息：a)掃描端口；b)掃描鏈結(jié)構(gòu)；c)測試模式配置。9IP核提供者應使用等價性檢查工具，檢查掃描鏈插入前后，內(nèi)建自測試前后的設計在功能上是否一致。6.6版圖設計IP核提供者在完成電路設計和設計綜合后，應開始執(zhí)行物理設計。模擬/混合集成電路通常以全定制方法進行手工版圖設計。在設計過程中宜考慮設計規(guī)則、匹配性、噪聲、串擾、寄生效應、防閂鎖等對電路性能和可制造性的影響。硬IP核提供者應進行電路版圖對照檢查、設計規(guī)則檢查、電學規(guī)則檢查、寄生參數(shù)提取、天線效應檢查。硬IP核提供者應對物理設計進行時序驗證，包括靜態(tài)時序分析和動態(tài)時序分析。硬IP核提供者應為硬IP核的集成提供物理模型。該模型應在工藝信息的基礎上標明硬IP核