高速PCB設計指南之八掌握IC封裝特征以達成最好EMI抑制性能將去耦電容直接放在IC封裝內能夠有效控制EMI并提升信號完整性，本文從IC內部封裝入手，分析EMI起源、IC封裝在EMI控制中作用，進而提出11個有效控制EMI設計規則，包含封裝選擇、引腳結構考慮、輸出驅動器和去耦電容設計方法等，有利于設計工程師在新設計中選擇最適宜集成電路芯片，以達成最好EMI抑制性能。現有系統級EMI控制技術包含：電路封閉在一個Faraday盒中(注意包含電路機械封裝應該密封)來實現EMI屏蔽；電路板或系統I/O端口上采取濾波和衰減技術來實現EMI控制；現電路電場和磁場嚴格屏蔽，或在電路板上采取合適設計技術嚴格控制PCB走線和電路板層(自屏蔽)電容和電感，從而改善EMI性能。EMI控制通常需要結合利用上述各項技術。通常來說，越靠近EMI源，實現EMI控制所需成本就越小。PCB上集成電路芯片是EMI最關鍵能量起源，所以假如能夠深入了解集成電路芯片內部特征，能夠簡化PCB和系統級設計中EMI控制。

PCB板級和系統級設計工程師通常認為，它們能夠接觸到EMI起源就是PCB。顯然，在PCB設計層面，確實能夠做很多工作來改善EMI。然而在考慮EMI控制時，設計工程師首先應該考慮IC芯片選擇。集成電路一些特征如封裝類型、偏置電壓和芯片工藝技術(比如CMOS、ECL、TTL)等全部對電磁干擾有很大影響。本文將著重討論這些問題，而且探討IC對EMI控制影響。

1、EMI起源

數字集成電路從邏輯高到邏輯低之間轉換或從邏輯低到邏輯高之間轉換過程中，輸出端產生方波信號頻率并不是造成EMI唯一頻率成份。該方波中包含頻率范圍寬廣正弦諧波分量，這些正弦諧波分量組成工程師所關心EMI頻率成份。最高EMI頻率也稱為EMI發射帶寬，它是信號上升時間而不是信號頻率函數。計算EMI發射帶寬公式為：

F=0.35/Tr其中：F是頻率，單位是GHz；Tr是單位為ns(納秒)信號上升時間或下降時間。

從上述公式中不難看出，假如電路開關頻率為50MHz，而采取集成電路芯片上升時間是1ns，那么該電路最高EMI發射頻率將達成350MHz，遠遠大于該電路開關頻率。而假如IC上升時間為500ps，那么該電路最高EMI發射頻率將高達700MHz。眾所周知，電路中每一個電壓值全部對應一定電流，一樣每一個電流全部存在對應電壓。當IC輸出在邏輯高到邏輯低或邏輯低到邏輯高之間變換時，這些信號電壓和信號電流就會產生電場和磁場，而這些電場和磁場最高頻率就是發射帶寬。電場和磁場強度和對外輻射百分比，不僅是信號上升時間函數，同時也取決于對信號源到負載點之間信號通道上電容和電感控制好壞，在此，信號源在PCB板IC內部，而負載在其它IC內部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關注IC芯片本身電容和電感，一樣需要重視PCB上存在電容和電感。

當信號電壓和信號回路之間耦合不緊密時，電路電容就會減小，所以對電場抑制作用就會減弱，從而使EMI增大；電路中電流也存在一樣情況，假如電流同返回路徑之間耦合不佳，勢必加大回路上電感，從而增強了磁場，最終造成EMI增加。換句話說，對電場控制不佳通常也會造成磁場抑制不佳。用來控制電路板中電磁場方法和用來抑制IC封裝中電磁場方法大致相同。正如同PCB設計情況，IC封裝設計將極大地影響EMI。

電路中相當一部分電磁輻射是由電源總線中電壓瞬變造成。當IC輸出級發生跳變并驅動相連PCB線為邏輯“高”時，IC芯片將從電源中吸納電流，提供輸出級所需能量。對于IC不停轉換所產生超高頻電流而言，電源總線始于PCB上去耦網絡，止于IC輸出級。假如輸出級信號上升時間為1.0ns，那么IC要在1.0ns這么短時間內從電源上吸納足夠電流來驅動PCB上傳輸線。電源總線上電壓瞬變取決于電源總線路徑上電感、吸納電流和電流傳輸時間。電壓瞬變由下面公式所定義：

V=Ldi/dt，其中：L是電流傳輸路徑上電感值；di表示信號上升時間間隔內電流改變；dt表示電流傳輸時間(信號上升時間)。

因為IC管腳和內部電路全部是電源總線一部分，而且吸納電流和輸出信號上升時間也在一定程度上取決于IC工藝技術，所以選擇適宜IC就能夠在很大程度上控制上述公式中提到全部三個要素。

2、IC封裝在電磁干擾控制中作用

IC封裝通常包含：硅基芯片、一個小型內部PCB和焊盤。硅基芯片安裝在小型PCB上，經過綁定線實現硅基芯片和焊盤之間連接，在一些封裝中也能夠實現直接連接。小型PCB實現硅基芯片上信號和電源和IC封裝上對應管腳之間連接，這么就實現了硅基芯片上信號和電源節點對外延伸。貫穿該IC電源和信號傳輸路徑包含：硅基芯片、和小型PCB之間連線、PCB走線和IC封裝輸入和輸出管腳。對電容和電感(對應于電場和磁場)控制好壞在很大程度上取決于整個傳輸路徑設計好壞。一些設計特征將直接影響整個IC芯片封裝電容和電感。

首先看硅基芯片和內部小電路板之間連接方法。很多IC芯片全部采取綁定線來實現硅基芯片和內部小電路板之間連接，這是一個在硅基芯片和內部小電路板之間極細飛線。這種技術之所以應用廣泛是因為硅基芯片和內部小電路板熱脹系數(CTE)相近。芯片本身是一個硅基器件，其熱脹系數和經典PCB材料(如環氧樹脂)熱脹系數有很大差異。假如硅基芯片電氣連接點直接安裝在內部小PCB上話，那么在一段相對較短時間以后，IC封裝內部溫度改變造成熱脹冷縮，這種方法連接就會因為斷裂而失效。綁定線是一個適應這種特殊環境引線方法，它能夠承受大量彎曲變形而不輕易斷裂。

采取綁定線問題在于，每一個信號或電源線電流環路面積增加將造成電感值升高。取得較低電感值優良設計就是實現硅基芯片和內部PCB之間直接連接，也就是說硅基芯片連接點直接粘接在PCB焊盤上。這就要求選擇使用一個特殊PCB板基材料，這種材料應該含有極低CTE。而選擇這種材料將造成IC芯片整體成本增加，所以采取這種工藝技術芯片并不常見，不過只要這種將硅基芯片和載體PCB直接連接IC存在而且在設計方案中可行，那么采取這么IC器件就是很好選擇。

通常來說，在IC封裝設計中，降低電感而且增大信號和對應回路之間或電源和地之間電容是選擇集成電路芯片過程首選考慮。舉例來說，小間距表面貼裝和大間距表面貼裝工藝相比，應該優先考慮選擇采取小間距表面貼裝工藝封裝IC芯片，而這兩種類型表面貼裝工藝封裝IC芯片全部優于過孔引線類型封裝。BGA封裝IC芯片同任何常見封裝類型相比含有最低引線電感。從電容和電感控制角度來看，小型封裝和更細間距通常總是代表性能提升。

引線結構設計一個關鍵特征是管腳分配。因為電感和電容值大小全部取決于信號或是電源和返回路徑之間靠近程度，所以要考慮足夠多返回路徑。

電源和地管腳應該成對分配，每一個電源管腳全部應該有對應地管腳相鄰分布，而且在這種引線結構中應該分配多個電源和地管腳對。這兩方面特征全部將極大地降低電源和地之間環路電感，有利于降低電源總線上電壓瞬變，從而降低EMI。因為習慣上原因，現在市場上很多IC芯片并沒有完全遵照上述設計規則，然而IC設計和生產廠商全部深刻了解這種設計方法優點，所以在新IC芯片設計和公布時IC廠商更關注電源連接。

理想情況下，要為每一個信號管腳全部分配一個相鄰信號返回管腳(如地管腳)。實際情況并非如此，即使思想最前衛IC廠商也沒有如此分配IC芯片管腳，而是采取其它折衷方法。在BGA封裝中，一個行之有效設計方法是在每組八個信號管腳中心設置一個信號返回管腳，在這種管腳排列方法下，每一個信號和信號返回路徑之間僅相差一個管腳距離。而對于四方扁平封裝(QFP)或其它鷗翼(gullwing)型封裝形式IC來說，在信號組中心放置一個信號返回路徑是不現實，即便這么也必需確保每隔4到6個管腳就放置一個信號返回管腳。需要注意是，不一樣IC工藝技術可能采取不一樣信號返回電壓。有IC使用地管腳(如TTL器件)作為信號返回路徑，而有IC則使用電源管腳(如絕大多數ECL器件)作為信號返回路徑，也有IC同時使用電源和地管腳(比如大多數CMOS器件)作為信號返回路徑。所以設計工程師必需熟悉設計中使用IC芯片邏輯系列，了解它們相關工作情況。

IC芯片中電源和地管腳合理分布不僅能夠降低EMI，而且能夠極大地改善地彈反射(groundbounce)效果。當驅動傳輸線器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能造成電路失效或故障。

IC封裝中另一個需要關注關鍵問題是芯片內部PCB設計，內部PCB通常也是IC封裝中最大組成部分，在內部PCB設計時假如能夠實現電容和電感嚴格控制，將極大地改善設計系統整體EMI性能。假如這是一個兩層PCB板，最少要求PCB板一面為連續地平面層，PCB板另一層是電源和信號布線層。更理想情況是四層PCB板，中間兩層分別是電源和地平面層，外面兩層作為信號布線層。因為IC封裝內部PCB通常全部很薄，四層板結構設計將引出兩個高電容、低電感布線層，它尤其適合于電源分配和需要嚴格控制進出該封裝輸入輸出信號。低阻抗平面層能夠極大地降低電源總線上電壓瞬變，從而極大地改善EMI性能。這種受控信號線不僅有利于降低EMI，一樣對于確保進出IC信號完整性也起到關鍵作用。

3、其它相關IC工藝技術問題

集成電路芯片偏置和驅動電源電壓Vcc是選擇IC時要注意關鍵問題。從IC電源管腳吸納電流關鍵取決于該電壓值和該IC芯片輸出級驅動傳輸線(PCB線和地返回路徑)阻抗。5V電源電壓IC芯片驅動50Ω傳輸線時，吸納電流為100mA；3.3V電源電壓IC芯片驅動一樣50Ω傳輸線時，吸納電流將減小到66mA；1.8V電源電壓IC芯片驅動一樣50Ω傳輸線時，吸納電流將減小到36mA。由此可見，在公式V=Ldi/dt中，驅動電流從100mA降低到36mA能夠有效地降低電壓瞬變V，所以也就降低了EMI。低壓差分信號器件(LVDS)信號電壓擺幅僅有幾百毫伏，能夠想象這么器件技術對EMI改善將很顯著。

電源系統去耦也是一個值得尤其關注問題。IC輸出級經過IC電源管腳吸納電流全部是由電路板上去耦網絡提供。降低電源總線上電壓下降一個可行措施是縮短去耦電容到IC輸出級之間分布路徑。這么將降低“Ldi/dt”表示式中“L”項。因為IC器件上升時間越來越快，在設計PCB板時唯一能夠實施措施是盡可能地縮短去耦電容到IC輸出級之間分布路徑。一個最直接處理方法是將全部電源去耦全部放在IC內部。最理想情況是直接放在硅基芯片上，并緊鄰被驅動輸出級。對于IC廠商來說，這不僅昂貴而且極難實現。然而假如將去耦電容直接放在IC封裝內PCB板上，而且直接連接到硅基芯片管腳，這么設計成本增加得最少，對EMI控制和提升信號完整性貢獻最大。現在僅有少數高端微處理器采取了這種技術，不過IC廠商們對這項技術愛好正和日俱增，能夠預見這么設計技術必將在未來大規模、高功耗IC設計中普遍應用。

在IC封裝內部設計電容通常數值全部很小(小于幾百皮法)，所以系統設計工程師仍然需要在PCB板上安裝數值在0.001uF到0.1uF之間去耦電容，然而IC封裝內部小電容能夠抑制輸出波形中高頻成份，這些高頻成份是EMI最關鍵起源。

傳輸線終端匹配也是影響EMI關鍵問題。經過實現網絡線終端匹配能夠降低或消除信號反射。信號反射也是影響信號完整性一個關鍵原因。從減小EMI角度來看，串行終端匹配效果最顯著，因為這種方法終端匹配將入射波(在傳輸線上傳輸原始波形)降低到了Vcc二分之一，所以減小了驅動傳輸線所需瞬時吸納電流。這種技術經過降低“Ldi/dt”中“di”項來達成降低EMI目標。

一些IC廠商將終端匹配電阻放在IC封裝內部，這么除了能夠降低EMI和提升信號完整性，還降低了PCB板上電阻數目。檢驗IC芯片是否采取了這么技術能夠愈加清楚IC輸出阻抗。當IC輸出阻抗同傳輸線阻抗匹配時，就能夠認為這么傳輸線實現了“串聯終端匹配”。值得注意是串聯終端匹配IC采取了信號轉換反射模型。而在實際應用中假如沿傳輸線方向分布有多個負載，而且有很嚴格時序要求，這時串聯終端匹配就可能不起作用。

最終，一些IC芯片輸出信號斜率也受到控制。對大多數TTL和CMOS器件來說，當它們輸出級信號發生切換時，輸出晶體管完全導通，這么就會產生很大瞬間電流來驅動傳輸線。電源總線上如此大浪涌電流勢必產生很大電壓瞬變(V=Ldi/dt)。而很多ECL、MECL和PECL器件經過在輸出晶體管線性區高低電平之間轉換來驅動輸出級，通常稱之為非飽和邏輯，其結果是輸出波形波峰和波谷會被削平，所以減小了高頻諧波分量幅度。這種技術經過提升表示式“Ldi/dt”中信號上升時間“dt”項來減小EMI。

總結

經過仔細考察集成電路芯片封裝、引線結構類型、輸出驅動器設計方法和去耦電容設計方法，能夠得出有益設計規則，在電路設計中要注意選擇和使用符合以下特征電子元器件：

*外形尺寸很小SMT或BGA封裝；

*芯片內部PCB是含有電源層和接地層多層PCB設計；

*IC硅基芯片直接粘接在內部小PCB上(沒有綁定線)；

*電源和地成對并列相鄰出現(避免電源和地出現在芯片邊角位置，如74系列邏輯電路)；

*多個電源和地管腳成對配置；

*信號返回管腳(比如地腳)和信號管腳之間均勻分布；

*類似于時鐘這么關鍵信號配置專門信號返回管腳；

*采取可能最低驅動電壓(Vcc)，如相對于5V來說能夠采取3.3V驅動電壓，或使用低電壓差分邏輯(LVDS)；

*在IC封裝內部使用了高頻去耦電容；

*在硅基芯片上或是IC封轉內部對輸入和輸出信號實施終端匹配；

*輸出信號斜率受控制。

總而言之，選擇IC器件一個最基礎規則是只要能夠滿足設計系統時序要求就應該選擇含有最長上升時間元器件。一旦設計工程師做出最終決定，不過仍然不能確定同一工藝技術不一樣廠商生產器件電磁干擾情況，能夠選擇不一樣廠商生產器件做部分測試。將有疑問IC芯片安裝到一個專門設計測試電路板上，開啟時鐘運行和高速數據操作。經過連接到頻譜分析儀或寬帶示波器上近場磁環路探針能夠輕易地測試電路板電磁發射。

第二篇實現PCB高效自動布線設計技巧和關鍵點盡管現在EDA工具很強大，但伴隨PCB尺寸要求越來越小，器件密度越來越高，PCB設計難度并不小。怎樣實現PCB高布通率和縮短設計時間呢？本文介紹PCB計劃、布局和布線設計技巧和關鍵點。現在PCB設計時間越來越短，越來越小電路板空間，越來越高器件密度，極其苛刻布局規則和大尺寸元件使得設計師工作愈加困難。為了處理設計上困難，加緊產品上市，現在很多廠家傾向于采取專用EDA工具來實現PCB設計。但專用EDA工具并不能產生理想結果，也不能達成100%布通率，而且很亂，通常還需花很多時間完成余下工作。

現在市面上流行EDA工具軟件很多，但除了使用術語和功效鍵位置不一樣外全部大同小異，怎樣用這些工具愈加好地實現PCB設計呢？在開始布線之前對設計進行認真分析和對工具軟件進行認真設置將使設計愈加符合要求。下面是通常設計過程和步驟。

1、確定PCB層數

電路板尺寸和布線層數需要在設計早期確定。假如設計要求使用高密度球柵陣列(BGA)組件，就必需考慮這些器件布線所需要最少布線層數。布線層數量和層疊(stack-up)方法會直接影響到印制線布線和阻抗。板大小有利于確定層疊方法和印制線寬度，實現期望設計效果。

多年來，大家總是認為電路板層數越少成本就越低，不過影響電路板制造成本還有很多其它原因。近幾年來，多層板之間成本差異已經大大減小。在開始設計時最好采取較多電路層并使敷銅均勻分布，以避免在設計臨近結束時才發覺有少許信號不符合已定義規則和空間要求，從而被迫添加新層。在設計之前認真計劃將降低布線中很多麻煩。

2、設計規則和限制

自動布線工具本身并不知道應該做些什么。為完成布線任務，布線工具需要在正確規則和限制條件下工作。不一樣信號線有不一樣布線要求，要對全部特殊要求信號線進行分類，不一樣設計分類也不一樣。每個信號類全部應該有優先級，優先級越高，規則也越嚴格。規則包含印制線寬度、過孔最大數量、平行度、信號線之間相互影響和層限制，這些規則對布線工具性能有很大影響。認真考慮設計要求是成功布線關鍵一步。

3、元件布局

為最優化裝配過程，可制造性設計(DFM)規則會對元件布局產生限制。假如裝配部門許可元件移動，能夠對電路合適優化，更便于自動布線。所定義規則和約束條件會影響布局設計。

在布局時需考慮布線路徑(routingchannel)和過孔區域，圖所表示。這些路徑和區域對設計人員而言是顯而易見，但自動布線工具一次只會考慮一個信號，經過設置布線約束條件和設定可布信號線層，能夠使布線工具能像設計師所設想那樣完成布線。

4、扇出設計

在扇出設計階段，要使自動布線工具能對元件引腳進行連接，表面貼裝器件每一個引腳最少應有一個過孔，方便在需要更多連接時，電路板能夠進行內層連接、在線測試(ICT)和電路再處理。

為了使自動布線工具效率最高，一定要盡可能使用最大過孔尺寸和印制線，間隔設置為50mil較為理想。要采取使布線路徑數最大過孔類型。進行扇出設計時，要考慮到電路在線測試問題。測試夾具可能很昂貴，而且通常是在立即投入全方面生產時才會訂購，假如這時候才考慮添加節點以實現100%可測試性就太晚了。

經過慎重考慮和估計，電路在線測試設計可在設計早期進行，在生產過程后期實現，依據布線路徑和電路在線測試來確定過孔扇出類型，電源和接地也會影響到布線和扇出設計。為降低濾波電容器連接線產生感抗，過孔應盡可能靠近表面貼裝器件引腳，必需時可采取手動布線，這可能會對原來設想布線路徑產生影響，甚至可能會造成你重新考慮使用哪種過孔，所以必需考慮過孔和引腳感抗間關系并設定過孔規格優先級。

5、手動布線和關鍵信號處理

盡管本文關鍵敘述自動布線問題，但手動布線在現在和未來全部是印刷電路板設計一個關鍵過程。采取手動布線有利于自動布線工具完成布線工作。圖2a和圖2b所表示，經過對挑選出網絡(net)進行手動布線并加以固定，能夠形成自動布線時可依據路徑。

不管關鍵信號數量有多少，首先對這些信號進行布線，手動布線或結合自動布線工具均可。關鍵信號通常必需經過精心電路設計才能達成期望性能。布線完成后，再由相關工程人員來對這些信號布線進行檢驗，這個過程相對輕易得多。檢驗經過后，將這些線固定，然后開始對其它信號進行自動布線。

6、自動布線

對關鍵信號布線需要考慮在布線時控制部分電參數，比如減小分布電感和EMC等，對于其它信號布線也類似。全部EDA廠商全部會提供一個方法來控制這些參數。在了解自動布線工含有哪些輸入參數和輸入參數對布線影響后，自動布線質量在一定程度上能夠得到確保。

應該采取通用規則來對信號進行自動布線。經過設置限制條件和嚴禁布線區來限定給定信號所使用層和所用到過孔數量，布線工具就能根據工程師設計思想來自動布線。假如對自動布線工具所用層和所布過孔數量不加限制，自動布線時將會使用到每一層，而且將會產生很多過孔。

在設置好約束條件和應用所創建規則后，自動布線將會達成和預期相近結果，當然可能還需要進行部分整理工作，同時還需要確保其它信號和網絡布線空間。在一部分設計完成以后，將其固定下來，以預防受到后邊布線過程影響。

采取相同步驟對其它信號進行布線。布線次數取決于電路復雜性和你所定義通用規則多少。每完成一類信號后，其它網絡布線約束條件就會降低。但隨之而來是很多信號布線需要手動干預。現在自動布線工具功效很強大，通常可完成100%布線。不過當自動布線工具未完成全部信號布線時，就需對余下信號進行手動布線。

7、自動布線設計關鍵點包含：

7.1略微改變設置，試用多個路徑布線；

7.2保持基礎規則不變，試用不一樣布線層、不一樣印制線和間隔寬度和不一樣線寬、不一樣類型過孔如盲孔、埋孔等，觀察這些原因對設計結果有何影響；

7.3讓布線工具對那些默認網絡依據需要進行處理；

7.4信號越不關鍵，自動布線工具對其布線自由度就越大。

8、布線整理

假如你所使用EDA工具軟件能夠列出信號布線長度，檢驗這些數據，你可能會發覺部分約束條件極少信號布線長度很長。這個問題比較輕易處理，經過手動編輯能夠縮短信號布線長度和降低過孔數量。在整理過程中，你需要判定出哪些布線合理，哪些布線不合理。同手動布線設計一樣，自動布線設計也能在檢驗過程中進行整理和編輯。

9、電路板外觀

以前設計常常注意電路板視覺效果，現在不一樣了。自動設計電路板不比手動設計美觀，但在電子特征上能滿足要求要求，而且設計完整性能得到確保第三篇布局布線技術發展摘要：伴隨微孔和單片高密度集成系統等新硬件技術應用，自由角度布線、自動布局和3D布局布線等新型軟件將會成為電路板設計人員必備設計工具之一。

在早期電路板設計工具中，布局有專門布局軟件，布線也有專門布線軟件，二者之間沒什么聯絡。伴隨球柵陣列封裝高密度單芯片、高密度連接器、微孔內建技術和3D板在印刷電路板設計中應用，布局和布線已越來越一體化，并成為設計過程關鍵組成部分。

自動布局和自由角度布線等軟件技術已逐步成為處理這類高度一體化問題關鍵方法，利用這類軟件能在要求時間范圍內設計出可制造電路板。在現在產品上市時間越來越短情況下，手動布線極為耗時，不合時宜。所以，現在要求布局布線工具含有自動布線功效，以快速響應市場對產品設計提出要求。

1、設計約束條件

因為要考慮電磁兼容(EMC)及電磁干擾、串擾、信號延遲和差分對布線等高密度設計原因，布局布線約束條件每十二個月全部在增加。比如，在幾年前，通常電路板僅需6個差分對來進行布線，而現在則需600對。在一定時間內僅依靠手動布線來實現這600對布線是不可能，所以自動布線工具必不可少。

盡管和幾年前相比，當今設計中節點(net)數目沒有大改變，只是硅片復雜性有所增加，不過設計中關鍵節點百分比大大增加了。當然，對于一些尤其關鍵節點，要求布局布線工具能夠加以區分，但無需對每個管腳或節點全部加以限制。

2、自由角度布線

伴隨單片器件上集成功效越來越多，其輸出管腳數目也大大增加，但其封裝尺寸并沒隨之擴大。所以，再加上管腳間距和阻抗原因限制，這類器件必需采取更細線寬。同時產品尺寸總體減小也意味著用于布局布線空間也大大減小了。在一些消費類產品中，底板大小和其上器件大小相差無幾，元件占據板面積高達80%。

一些高密度元件管腳交錯，即使采取具45°布線功效工具也無法進行自動布線。盡管45°布線工具能對一些恰成45°線段進行完美處理，但自由角度布線工具含有更大靈活性，并能最大程度提升布線密度。

拉緊(pull-tight)功效使每個節點在布線后自動縮短以適應空間要求，它能大大降低信號延遲，同時降低平行路徑數，有利于避免串擾產生。

盡管自由角度設計含有可制造性，而且性能良好，不過這種設計會造成主板看起來不如以前設計美觀。主板設計在上市時間以后，就可能不再是一件藝術品了。

3、高密度器件

最新高密度系統級芯片采取BGA或COB封裝，管腳間距日益減小。球間距已低至1mm，而且還會繼續降低，造成封裝件信號線不可能采取傳統布線工具來引出。現在有兩種方法可處