第8章集成邏輯門于組合電路設計8.3常用集成組合邏輯電路單元及應用8.2組合邏輯電路分析與設計8.1集成邏輯門電路11.掌握基本門電路的邏輯功能、邏輯符號、真值表和邏輯表達式。了解TTL門電路、CMOS門電路的特點。3.會分析和設計簡單的組合邏輯電路。理解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理和功能。5.學會數字集成電路的使用方法。本章要求：

第8章集成邏輯門于組合電路設計28.1

集成邏輯門電路

邏輯門電路：由晶體管或場效應晶體管組成的，輸出與輸入之間存在一定的邏輯關系的實現電路被稱為邏輯門電路。邏輯門電路是構成數字電路的基本單元。

本節將從應用角度介紹邏輯門電路的原理和使用特性。38.1.1

概述

電平的概念：“電平”是指一個電壓范圍，而不是指具體的電壓。

采用不同導電機制組成的門電路對高、低電平的要求是不同的，故各類型邏輯門電路的技術指標也有所不同。41．邏輯門電路的分類：1）按照組成器件劃分

按照組成器件劃分，邏輯門電路可以由分立元件和集成邏輯門電路組成。2）按照制造工藝劃分

按照制造工藝劃分，目前廣泛應用的集成邏輯電路可分為雙極性和單極性兩類。雙極性主要有晶體管邏輯門電路，簡稱TTL邏輯電路。單極性主要有金屬-氧化物-半導體互補對稱邏輯電路，簡稱CMOS電路等。53）按照邏輯門的功能劃分

目前，常用的邏輯門電路有與門、或門、非門、與非門、或非門、異或門和同或門。4）按照邏輯電平的極性劃分

正邏輯（PositiveLogic）：假定高電平表示邏輯“1”；低電平表示邏輯“0”。

負邏輯（NegativeLogic）：假定高電平表示邏輯“0”；低電平表示邏輯“1”。

一般而言，同一個電路的正邏輯表達式與負邏輯表達式互為對偶關系式，它們所描述的邏輯功能相互等價。6常用的正、負邏輯門電路表示符號與相互關系正邏輯負邏輯邏輯符號名稱邏輯符號名稱

正“與”門

負“或”門

正“或”門

負“與”門

正“非”門

負“非”門

正“與非”門

負“或非”門

正“或非”門

負“與非”門78.1.2TTL集成邏輯門電路

目前，廣泛使用的TTL門電路主要有54系列和74系列。1．典型TTL與非門電路：1）電路組成

TTL邏輯門電路的基本形式是與非門，不同型號的集成與非門芯片輸入端數目及“與非”門的個數都可能不同。

下面，以7410集成芯片為例，其內部具有3個三輸入端與非門。8

集成三輸入端與非門7410集成芯片在內部電路結構上由輸入級、中間級和輸出級三部分組成。多射極晶體管V1和電阻R1組成與門。V1的電流放大作用，有利于提髙V1從飽和到截止的轉換速度。V2、R2及R3組成電壓分相器，在V2的發射極與集電極上分別得到兩個相位相反的電壓，以驅動輸出級三極管V4、V5輪流導通V3、V4、V5和R4、R5組成的一個非門。輸出級采用推挽結構，使V4、V5輪流導通，輸出阻抗較低，有利于改善電路的輸出波形，提髙電路的負載能力。V5為驅動管，達林頓晶體管V3、V4與電阻R4、R5一起構成驅動管V5的有源負載。92）工作原理

當3個輸入端全為高電平（+3.6～5V）時，F端輸出低電平（+0.3V以下）。此時，多射極晶體管V1工作在發射結反偏、集電結正向偏置的倒置狀態。10

當輸入端至少有一個為低電平時，F端輸出高電平。113）電路功能

如果用邏輯“1”表示髙電平，用邏輯“0”表示低電平，則根據前面的分析可知，當該電路輸入變量A、B、C全部為1時，輸出端為低電平“0”；當任意一個輸入端為低電平“0”時，其輸出端F為高電平“1”。這樣就實現了三變量A、B、C的與非運算功能，其邏輯表達式為F=

。因此，該電路是一個三輸入與非門。

122．其他類型的TTL門電路以上面介紹的TTL與非門為例，普通TTL邏輯門不允許將多個門的輸出端直接相連。如果將多個門的輸出端直接連在一起，原來輸出為高電平的各邏輯門的電流將全部流入原來輸出為低電平的邏輯門的驅動管V5中，使流入V5的電流大大增加，輕則使輸出低電平抬高，重則燒壞該驅動管。這樣，普通的TTL邏輯門不能足特殊情況下的使用要求。131）集電極開路邏輯門電路集電極開路邏輯門是將TTL與非門輸出級驅動極的集電極有源負載開路而得到的。OC門之所以允許其輸出端直接連接在一起，是通過Ec或RL來保證OC門的正常工作。電路中缺少有源負載晶體管T3，并將輸出驅動管T4的集電極開路，所以T4的集電極（輸出端）需要外接電源Ec和電阻RL，作為OC門的有源負載。CMOS邏輯門也有類似的邏輯門，稱為漏極開路邏輯門，簡稱OD門。14OC門主要有以下幾方面的應用。（1）電平轉換，可使輸出高電平變為Ec=10V。（2）用作驅動器，驅動較大負載，如指示燈、繼電器等。（3）實現“線與”功能，即完成多OC門輸出端“與”的運算，“線與”的邏輯關系為F=·。

152）三態與非門三態門也稱為TS門（Three-StateGate），是在TTL邏輯門的基礎上增加一個使能端EN而得到的功能。圖（b）中若EN沒有小圓圈，說明EN是髙電平有效；有小圓圈則表示EN低電平有效。16

在數字系統中，通常將多個三態邏輯門的輸出端連接在一起，作為系統總線的連接形式。圖中，電路在任意時刻只允許一個邏輯門處于工作狀態，其余邏輯部件必須處于高阻態與總線隔離。控制系統總線上各邏輯部件的使能端使其分時作用，這樣就能夠將總線上不同邏輯部件中的某一數據用一條總線傳輸。173．74系列TTL邏輯門電路主要參數的典型數據參數名稱典型數據導通電源電流ICCL≤10mA截止電源電流ICCH≤5mA輸出高電平UOH≥3V輸出低電平UOL≤0.35V輸入短路電流IIS≤2.2mA輸入漏電流IIH≤70μA開門電平UON≥1.8V關門電平UOFF≤0.8V平均傳輸時間tpd≤30ns188.1.3

CMOS邏輯門

目前，CMOS邏輯門電路主要有4000系列和74HC系列等。

下面以CMOS反相器“非”邏輯門和CMOS傳輸門為典型電路，說明CMOS邏輯門電路的原理和特點。 191．CMOS反相器CMOS反相器采用互補開關模型設計。驅動管TN、負載管TP連成互補對稱的結構。當輸入端A為邏輯“1”（約為VDD）時，TP截止，而TN導通。電源電壓主要降在TP上，故輸出端F為邏輯“0”（約為0V）。當輸入端A為邏輯“0”（約為0V）時，TN截止，而TP導通。電源電壓主要降在TN上，故輸出端F為邏輯“1”（約為VDD）。202．CMOS傳送門將增強型PMOS管（T2）和增強型NMOS管（T1）并聯可以構成傳輸門。CMOS傳輸門為一個受控的電子開關。當控制端C和

均有效時，開關閉合，信號傳輸。當控制端C和

均無效時，開關斷開，呈現高阻，信號不能傳輸。

CMOS傳輸門的兩個控制端通常用一個信號控制，這時習慣上稱為模擬開關。當控制信號有效時，開關導通，無效時，開關截止。213．CMOS邏輯門電路的主要參數參數系列傳輸延遲時間tpd/ns（CL=15pF）功耗（mW）4000B751/(1MHz)74HC101.5/(1MHz)74HCT131/(1MHz)4．CMOS數字集成電路系列簡介1）基本的CMOS—4000系列2）高速的CMOS—HC/HCT系列

228.1.4

集成邏輯門電路使用的注意事項1．TTL集成邏輯門電路使用的注意事項1）對電源要求（1）TTL邏輯門電路對電源電壓的紋波及穩定度一般要求≤10%，有的要求≤5%，即電源電壓應限制在5±0.5V（或5±0.25V）以內。（2）電流容量應有一定余量。（3）電源極性不能接反，否則會燒壞芯片。（4）為了濾除紋波電壓，通常在印刷板電源入口處加裝20～50μF的濾波電容。（5）印刷板中邏輯電路部分與強電控制電路部分要分別接地，以防止強電控制電路地線上的干擾。（6）為防止來自電源輸入端的高頻干擾，可以在芯片電源引腳處與地線之間接入0.01～0.1μF的高頻濾波電容。232）對輸入端的要求

邏輯門輸入端不能直接與高于+5.5V或低于-0.5V的電源連接，否則將損壞芯片。

為提高電路的可靠性，邏輯門多余輸入端一般不能懸空，可視具體情況接高電平（Vcc）或低電平（地）進行處理。3）對輸出端的要求

除三態邏輯門和OC邏輯門以外，TTL集成邏輯門的輸出端不允許并聯，也不允許輸出端直接與電源VCC和地線直接相連，否則會造成器件損壞。243）對輸入端的要求（1）輸入端不允許懸空，一般不用的輸入端可視具體情況接高電平（VDD）或低電平（地）。（2）加在輸入端的信號電平要求范圍：VDD+0.5V>Vi>-0.5V。（3）輸入脈沖信號的上升沿和下降沿越陡越好，否則器件有可能因損耗過大而損壞。4）對輸出端的要求

除三態邏輯門、OD邏輯門以外，普通的邏輯門輸出端不能并接，沒有“線與”功能。CMOS門驅動電流能力比TTL門驅動電流能力要小得多，但CMOS門扇出系數（<50個）遠大于TTL門的扇出系數（<10個）。253．集成邏輯門電路的接口技術

TTL和CMOS兩種不同類型的集成電路，在連接時應滿足一定的條件，否則必須通過接口電路進行電平或電流的變換之后才能連接。

驅動門的輸出端高電平一定要大于負載門的輸入高電平；驅動門的輸出低電平一定要小于負載門的輸入低電平。驅動門的輸出電流一定要大于負載門的輸入電流。26CMOS門電路與TTL門電路部分性能的比較參數

CMOS門電路TTL門電路74HC74AC74LS74UOH(min)/V4.44.42.72.4UOL(max)/V0.10.10.50.4UHI(min)/V3.153.1522UIL(max)/V1.351.350.80.8IOH(max)/mA-4-24-0.4-0.4IOL(max)/mA424816IIH(max)/μA0.10.12040IIL(max)/mA-0.1×10-3-0.1×10-3-0.4-1tpd/ns95.29.59單門功耗/mW0.50.5210電源電壓UDD/V，UCC/V3～183～184.75～5.251.75～5.25271）TTL與CMOS門電路之間的接口技術（1）TTL驅動CMOS。因為TTL門電路的VOH小于CMOS門電路的VIH，所以TTL門電路不能直接驅動CMOS門電路。可釆用如圖8.1.12所示的電路，其目的是提高TTL門電路的輸出高電平。（2）CMOS邏輯門電路驅動TTL邏輯門電路。部分CMOS邏輯門電路可以直接驅動TTL邏輯門電路。若CMOS邏輯門電路不能直接驅動TTL邏輯門電路，則可通過電平交換電路實現，或者在CMOS輸出端加接電流放大器。282）集成邏輯門與負載之間的接口電路采用集成邏輯門直接驅動分立元器件（如LED指示燈等）時，可以采用如下方法。（1）當邏輯門電路的輸出為高電平時，連接LED發光管的方法如圖所示。其中，VF是LED導通電壓，ID為發光二極管的工作電流，限流電阻的取值R=(VOH-VF)/ID。（2）當邏輯門電路的輸出為低電平時，連接LED發光管的方法，如圖所示，限流電阻的取值R=(VCC-VF-VOL)/ID。298.2

組合邏輯電路分析與設計

按集成電路元件數目的多少可分為小規模集成（SSI）電路、中規模集成（MSI）電路、大規模集成（LSI）電路和超大規模集成（VISI）電路。

根據邏輯電路功能的不同特點，可以把這些邏輯電路分為兩大類。一類叫作組合邏輯電路，另一類叫作時序邏輯電路。本節將主要對組合邏輯電路的分析和設計方法進行討論。308.2.1

概述組合邏輯電路，就是在任意時刻電路的輸出僅取決于該時刻的輸入，而與輸入信號作用前電路所處的狀態無關。本節首先分析由基本邏輯門電路和MSI電路構成的組合邏輯部件的功能，然后介紹具體的邏輯電路分析與設計方法。311．組合邏輯電路的特點組合邏輯電路的輸出僅取決于該時刻的輸入，而與電路原來的狀態無關。在電路結構上，組合邏輯電路基本組成單元就是邏輯門，電路內部不含存儲電路，輸出和輸入之間無反饋。2．組合邏輯電路功能的描述多輸入、多輸出的組合邏輯電路輸出與輸入間的邏輯關系可表述為Fi=f(ai)。328.2.2組合邏輯電路的分析

組合邏輯電路的分析過程主要分為以下幾個步驟。（1）根據所給組合邏輯電路，從輸入端開始逐級寫出各器件的輸入和輸出變量。（2）逐級寫出各器件的輸出函數表達式，合并為整體電路輸入對輸出的函數，并對其化簡。（3）列出所得邏輯函數的真值表。（4）由邏輯函數表達式及真值表分析其邏輯功能，并給出對該邏輯電路的評價。33例8.2.1分析該電路的邏輯功能

34根據輸出函數表示式，列出其真值表

ABCF1F200000011010100010110111100111010111100135分析邏輯電路邏輯功能，并進行評價。

分析電路功能：從F1和F2的表達式及真值表可以看出，Fl為三變量表決電路，變量取值多于或等于兩個1時，輸出為1；F2為三變量異或電路，三變量取值有奇數個1時輸出為1，否則為0。

此電路可用來檢驗三位二進制碼的奇偶性。36例8.2.2分析該電路的邏輯功能

該電路可以實現B和C的異或邏輯。378.2.3組合邏輯電路的設計1．概述在用SSI電路進行邏輯設計時，利用前面介紹的邏輯函數化簡和變換等方法，以達到最穩定、最經濟的指標。這是數字電路邏輯設計的基礎，是比較成熟和經典的設計方法。隨著數字集成電路生產工藝的不斷成熟，用標準的MSI電路模塊來實現組合電路的設計，用LSI電路的可編程邏輯器件實現給定的邏輯功能的設計，已成為目前邏輯設計的新思想。382．組合邏輯電路的一般設計方法（1）根據實際邏輯問題的敘述，進行邏輯抽象，用一個邏輯函數來描述這一因果關系。①分析事件的因果關系，確定輸入變量和輸出變量。一般總是把引起事件的原因定為輸入變量，而把事件的結果作為輸出變量。②定義邏輯狀態的含義。以二值邏輯的0、1兩種狀態分別代表輸入變量和輸出變量的兩種不同狀態，這里0和1的具體含義完全是由設計者人為選定的，這項工作叫作邏輯狀態賦值。③根據給定的因果關系列出邏輯真值表，進而寫出相關的邏輯函數標準表達式。至此，便將一個實際的邏輯問題抽象成一個邏輯函數。39（3）按化簡的邏輯函數表達式繪制邏輯電路圖，原理性設計就已完成。（4）為了把邏輯電路實現為具體的電路裝置，還需要一系列的工藝設計工作。最后，還必須完成裝配、調試。

上述設計并不是一成不變的。例如，有的邏輯問題或設計要求是直接以真值表的形式給出的，這就不必再進行邏輯抽象了。又如，有的邏輯問題關系簡單、直觀，也可以不經過真值表而直接寫出邏輯函數表達式。40在邏輯電路設計過程中還應注意以下幾個問題。（1）輸入變量的形式。輸入變量有兩種方式，一種是既提供原變量又提供反變量，另一種是只提供原變量而不提供反變量。（2）對組合邏輯電路信號傳輸時間的要求，即對組合邏輯電路級數的要求。（3）單輸出函數還是多輸出函數。多輸出函數電路是一個整體，設計時要求對總體電路進行化簡，而不是對局部進行化簡。（4）邏輯門輸入端數目的限制。在用SSI電路實現邏輯函數時，需要根據芯片中提供的邏輯門數量及輸入端數目，以求使用的芯片數目最少，獲得較好的設計。41例8.2.3試設計一個三人表決器解：（1）邏輯抽象、變量賦值。三個自變量分別為A、B、C，同意為“1”，不同意為“0”；輸出量為F，多數通過為邏輯“1”，不通過為邏輯“0”。（2）列出真值表和填寫卡諾圖。（3）采用卡諾圖化簡求函數表達式。（4）畫出邏輯電路圖。相關圖表如圖8-18所示，邏輯表達式為F=AB+BC+AC。42例8.2.4設計一個交通燈錯誤狀態報警電路該系統中具有紅、黃、綠三色交通燈，其中任意一盞交通燈亮視為正確狀態，其他幾種顯示狀態情況視為錯誤狀態，需要該系統發出報警信號。43例8.2.4設計一個交通燈錯誤狀態報警電路

44例8.2.5寫出兩個水泵工作的邏輯函數。某單位采用一大一小兩個水泵（ML、MS）向水箱泵水。當水箱中的水位低于C點位置時，小水泵MS單獨向水箱泵水；當水位低于B點位置時，大水泵ML單獨向水箱泵水；當水位低于A點位置時，兩個水泵同時向水箱泵水。要求，寫出兩個水泵工作的邏輯函數。45例8.2.5寫出兩個水泵工作的邏輯函數。解：設輸入水位點A、B、C為系統輸入變量，采用“1”表示水箱目前水位低于相應水位測試點，“0”表示不低于相應水位。輸出驅動電機控制信號為MS、ML，其中，“1”代表電機工作；“0”代表電機不工作。這樣，可以列出該系統相關真值表、卡諾圖和邏輯表達式。注意：真值表中Φ為任意項。例如，不可能出現低于B點，而不低于C點的情況。468.3常用集成組合邏輯電路單元及應用組合邏輯電路是數字系統中的基本組成部分，人們總結了許多常用的典型組合邏輯電路單元，制作了標準系列產品，即MSI電路集成芯片，如數據編碼器、數據譯碼器、數據選擇器、數據分配器、數值比較器、加法器等。下面，分別介紹這些組合邏輯電路單元的功能及應用。478.3.1數據編碼器與數據譯碼器1．數據編碼器

用一組符號按一定規則表示給定字母、數字、符號等信息的方法稱為編碼，編碼的結果稱為代碼。數據編碼器是能夠實現數字編碼功能的電路，其邏輯功能是能夠將一組輸入信號變換為不同的二進制代碼輸出。通常，數據編碼器由2n輸入信號和n個輸出編碼組成，具體的數據編碼器可分為普通編碼器和優先編碼器。48普通編碼器是在任何時候，每次只允許輸入一個有效編碼信號，否則輸出就會發生混亂；

優先編碼器允許同時輸入兩個以上的有效編碼信號，當同時輸入幾個有效編碼信號時，優先編碼器能按預先設定的優先級別，只對其中優先權最高的一個信號進行編碼。

目前，數據編碼器已有專用的集成芯片，如8～3線優先編碼器74148、二～十進制優先編碼器74147等。491）4～2線編碼器4～2線編碼器的輸入端有4個并行輸入信號I0、I1、I2、I3，輸出端是2位二進制代碼Y1、Y0。輸入信號互相排斥，即在任意時刻，該編碼器只能對一個輸入信號進行編碼。I0I1I2I3Y1Y0100000010001001010000111

502）8421BCD碼數字鍵盤編碼器

該芯片在實施過程中，采用負邏輯表示形式。當開關Si按下時，輸入為低電平，用邏輯“0”表示；當Si沒有按下，即斷開時，其輸入用邏輯“1”表示，表示沒有按鍵。編碼器轉換狀態信號E=1，表明編碼器信號輸入有效；E=0，表明信號輸入無效，此時輸出代碼無效。518421BCD碼數字鍵盤編碼器功能表輸入輸出S9S8S7S6S5S4S3S2S1S0A3A2A1A0E111111111101111111110111111111011111111101111111110111111111011111111101111111110111111111011111111101111111110000000001100000111100000110011000010101010101111111111522．數據譯碼器譯碼是編碼的逆過程，其作用正好與編碼相反。譯碼器通常是一個多輸入多輸出的組合邏輯電路，它將輸入代碼轉換成特定的輸出信號，恢復代碼的“本意”。在數字電路中，能夠實現譯碼功能的邏輯部件稱為譯碼器（Decoder）。1）二進制譯碼器輸入是二進制代碼，輸出是對應的有效電平信號。常用的集成二進制譯碼器有2～4線譯碼器74139、3～8線譯碼器74138和4～16線譯碼器74154等。53以3～8線譯碼器74138為例，說明二進制譯碼器的工作原理。共有8種狀態的組合輸出Y0～Y7（輸出低電平有效）

543～8線譯碼器74138功能表輸入輸出SAA2A1A0×1111111111×00000000××00001111××00110011××0101010111011111111110111111111101111111111011111111110111111111101111111111011111111110552）顯示譯碼器顯示譯碼器不僅能夠把二進制代碼“翻譯”出來，還能夠驅動顯示器件，將其直觀地顯示出來。在各類顯示器件中，目前使用最為廣泛的是由半導體發光二極管構成的七段顯示數碼管。56（1）七段顯示數碼管的原理。發光二極管是一種半導體顯示器件，顯示字型時，相應段的發光二極管發光。七段顯示數碼管有共陰極和共陽極兩種連接方式。57（2）七段顯示譯碼器7448。七段顯示數碼管的驅動信號a～g來自七段顯示譯碼器。一種能配合共陰極七段顯示數碼管（如BS201A）工作的七段顯示譯碼器/驅動器7448連接電路。58七段顯示譯碼器7448的狀態表N10功能輸入入/出輸出顯示字形A3A2A1A0abcdefg011000011111110011Φ000110110000121Φ001011101101231Φ001111111001341Φ010010110011451Φ010111011011561Φ011010011111671Φ011111110000781Φ100011111111891Φ1001111100119101Φ101010001101C111Φ101110011001鏡像C121Φ110010100011U131Φ110111001011C141Φ111010001111E151Φ111110000000（滅）滅燈ΦΦΦΦΦΦ00000000（滅）滅010000000000000（滅）試燈0ΦΦΦΦΦ11111111859在設計共陰極七段譯碼器時，分別要做7個卡諾圖，將使能端集成一起。例如，需要共陰極LED數碼管a段亮時的相應步驟，其卡諾圖及邏輯電路如圖。

603．二進制譯碼器的應用二進制譯碼器通常在計算機系統中用作地址譯碼器。當CPU需要與某一器件或設備傳送數據時，首先將該器件或設備的地址碼送往地址總線，經譯碼器對地址譯碼后，選中需要的器件或設備，然后在CPU與選中的器件之間傳送數據。

618.3.2數據選擇器與數據分配器數據選擇器是用于從多路輸入數據中根據地址碼的不同選擇其中一路輸出的邏輯電路，n位地址線可以選擇控制2n個數據輸入。數據分配器的功能與數據選擇器正好相反，把輸入的數據根據不同的地址碼分配到不同的單元中去，即輸入1路，輸出n路。621．數據選擇器數據選擇器的功能是將多個輸入端中的數字信息，送到同一條輸出線進行傳輸。數據選擇器一般具有多輸入、單輸出的特點，通過控制輸入端將某一根輸入線上的數據切換至輸出端。目前，常用的有二選一數據選擇器74157、四選一數據選擇器74153、八選一數據選擇器74151和十六選一數據選擇器74150等。631）74LS153型雙四選一數據選擇器多路選擇器廣泛應用于多路模擬量的采集及模擬/數字轉換器中。

641）八選一數據選擇器74151

65用2片74151型八選一數據選擇器構成具有十六選一功能的數據選擇器。當控制端=0時，第一片工作，=1時第二片工作。662．數據分配器由于數據分配器沒有專用的集成電路芯片，因此在數字電路中，通常將帶有控制端的譯碼器作為數據分配器來應用。

當譯碼器用作數據分配器時，將待分配的數據D連接到數據分配器的地址控制端，根據二進制碼的不同將數據D分配到不同的輸出口。678.3.3數值比較器數值比較器是對兩個位數相同的無符號二進制數進行比較，并判定大小關系的算術運算電路。

半比較器，是指只能對兩個1位二進制數進行比較，而不考慮低位比較結果的比較器。

全比較器不僅能對兩個1位二進制數進行比較，而且能夠考慮低位的比較結果。682．集成數值比較器1）集成數值比較器74LS85的功能集成數值比較器74LS85具有A、B二組4位數據輸入端，還有A>B、A=B、A<B三種不同比較結果輸出端，a>b、a=b、a<b級聯輸入端。6974LS85的功能表比較輸入級聯輸入輸出A3B3A2B2A1B1A0B0a>ba=ba<bA>BA=BA<BA3>B3ΦΦΦΦΦΦ100A3<B3ΦΦΦΦΦΦ001A3=B3A2>B2ΦΦΦΦΦ100A3=B3A2<B2ΦΦΦΦΦ001A3=B3A2=B2A1>B1ΦΦΦΦ100A3=B3A2=B2A1<B1ΦΦΦΦ001A3=B3A2=B2A1=B1A0>B0ΦΦΦ100A3=B3A2=B2A1=B1A0<B0ΦΦΦ001A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001702）比較器級聯擴展先進行高4位芯片的比較，若高位片比出結果（A>B或A<B），則與級聯輸入狀態無關；若高位芯片相等（A=B），則根據級聯輸入，觀察低4位芯片的比較結果，若低位仍相等，則A=B。718.3.4加法器計算機CPU中的運算器本質上就是一種既能完成算術運算，又能完成邏輯運算的單元電路，簡稱算術邏輯單元ALU。

構成算術運算電路的核心部分就是加法器，因為兩個二進制數之間的算術運算，無論是加、減、乘、除都可化為若干步加法運算來進行。最基本的加法器就是一位加法器，一位加法器按功能不同又分為半加器和全加器。721．半加器和全加器在兩個1位二進制數相加時，不考慮低位進位的相加為半加器。在兩個二進制數相加時，考慮低位進位的相加為全加器。1）一位半加器

Ai和Bi分別表示被加數和加數輸入，Si為本位和輸出，Ci+1為向相鄰髙位的進位輸出。732）全加器

全加器能進行被加數A、加數B和低位來的進位信號Ci相加，并根據求和結果

Si給出該位的進位信號Ci+1。742．多位并行加法器實現多位加法運算的電路可以采用多種方式，如果利用純硬件實現，通常采用串行進位加法器或并行超前進位加法器方式。1）串行進位加法器

首先求最低位的和，并將進位向高位傳遞，由低向高逐次求各位的全加和，并依次將進位向高位傳遞，直至最高位。752）并行超前進位加法器為了提高多位加法器的運算速度，設計進位信號產生電路，在輸入每位的加數和被加數時，同時獲得該位全加的進位信號，而無須等待最低位的進位信號。74HC283是集成四位并行超前進位加法器。768.3.5中規模集成器件的應用利用中規模集成器件來設計組合邏輯電路，其設計步驟與小規模組合電路的設計步驟總體上一致，只是在某些步驟上存在差異。用這些功能器件來實現組合邏輯函數，基本上采用邏輯函數對比的方法，即將所要實現的邏輯函數表達式進行變換，盡可能變換成與某些中規模集成器件的邏輯函數表達式類似的形式，而不需要將所要實現的邏輯函數表達式化為最簡。77在具體實現中要注意以下幾點。（1）如果需要實現的邏輯函數表達式與某種中規模集成器件的邏輯函數表達式形式上完全一致，則使用這種器件最方便。（2）如果需要實現的邏輯函數的變量數比中規模集成器件的輸入變量少，則只需將中規模集成器件的多余輸入端作適當的處理（固定為1或固定為0）。（3）如果需要實現的邏輯函數的變量數比中規模集成器件的輸入變量多，則可通過將中規模集成器件進行擴展的方法來實現。781．利用譯碼器來實現組合邏輯函數一個n變量的二進制譯碼器輸出的是由n個變量構成的全部最小項（或最小項的“非”），而所有邏輯函數都可以表示成最小項之和的形式。

因此，如果將所需實現函數的輸入變量接至二進制譯碼器的地址輸入端，則利用n變量的二進制譯碼器的輸出，附加一定的門電路，就可以實現任何輸入變量不大于n的組合邏輯函數。79例8.3.1用譯碼器和邏輯門實現下列邏輯