實驗七、基于QuartusII的

原理圖輸入數字電路設計

本部分實驗內容為新內容，操作步驟較多，為保證實驗項目進行完畢，請同學們務必提前做好預習準備預習要求1.從實驗中心網站下載軟件2.按照ppt所示，操作使用，仿真數字邏輯器件功能2020/12/171ppt課件實驗七、基于QuartusII的

原理圖輸入數字電路設計第一部分：實驗要求通過本次實驗，引導學生以EDA設計的手段來設計數字邏輯電路；認識可編程邏輯器件(PLD)；掌握QuartusII集成開發環境軟件。2020/12/172ppt課件第一部分：實驗要求通過本次實驗，引導學生以EDA設計的手段來精品資料精品資料你怎么稱呼老師？如果老師最后沒有總結一節課的重點的難點，你是否會認為老師的教學方法需要改進？你所經歷的課堂，是講座式還是討論式？教師的教鞭“不怕太陽曬，也不怕那風雨狂，只怕先生罵我笨，沒有學問無顏見爹娘……”“太陽當空照，花兒對我笑，小鳥說早早早……”實驗七-基于Quartus-II的原理圖輸入數字電路設計-ppt課件精品資料精品資料你怎么稱呼老師？如果老師最后沒有總結一節課的重點的難點，你是否會認為老師的教學方法需要改進？你所經歷的課堂，是講座式還是討論式？教師的教鞭“不怕太陽曬，也不怕那風雨狂，只怕先生罵我笨，沒有學問無顏見爹娘……”“太陽當空照，花兒對我笑，小鳥說早早早……”實驗七-基于Quartus-II的原理圖輸入數字電路設計-ppt課件一、實驗目的1.學習EDA集成工具軟件QuartusII的使用；2.學會基于PLD的EDA設計流程；3.學會使用原理圖設計小型數字電路；4.掌握對設計進行綜合、仿真和設計下載的方法。二、實驗目儀器及器件1、實驗設備：數字電路實驗箱1臺2、實驗器件：可編程邏輯器件（背板）2020/12/177ppt課件一、實驗目的1.學習EDA集成工具軟件QuartusII三、實驗原理可編程邏輯器件（ProgrammableLogicDevices，PLD），發展于20世紀70年代，屬半定制集成電路；使用PLD器件，借助EDA設計方法，可以方便、快速地構建數字系統；任何組合邏輯電路都可以用“與門-或門”二級電路實現；任何時序邏輯電路都可以由組合邏輯電路加上存儲元件（觸發器、鎖存器構成）；人們由此提出乘積項可編程電路結構，原理結構如下：2020/12/178ppt課件三、實驗原理可編程邏輯器件（ProgrammableLog低密度PLD可編程原理【早期器件】低密度（簡單）PLD，通常內部等效門數少于500個，只能實現通用數字邏輯（如74系列）的一些功能2020/12/179ppt課件低密度PLD可編程原理【早期器件】低密度（簡單）PLD，通常使用FPGA（大容量可編程邏輯器件）從事數字系統設計的三階段：1、常規邏輯功能描述的實現；指常規數字邏輯器件，如3-8線譯碼器74LS138，二進制計數器74LS161，移位寄存器74LS194等；2、時序產生及控制、小型數字系統的實現；如用狀態機完成AD信號的采集，產生PWM時序控制步進電機簡易數字頻率計、交通燈、數字種系統的實現等；3、算法功能/綜合系統的實現FFT算法實現、頻譜分析等。2020/12/1710ppt課件使用FPGA（大容量可編程邏輯器件）從事數字系統設計的三階段四、實驗任務

參照下圖，在QuartusII原理圖輸入環境下，畫出3-8線譯碼器構成的流水燈電路；2020/12/1711ppt課件四、實驗任務參照下圖，在QuartusII原理圖輸入環境下五、實驗步驟1.建立一個項目；2.選定目標器件（EPM240T100C5），配置管腳，對設計進行綜合；3.繪制設計電路原理圖；4.編輯測試激勵波形文件，執行時序仿真，記錄仿真結果；5.對設計進行引腳鎖定，下載設計文件到芯片中；6.斷電后連接驗證電路，然后上電觀察硬件運行結果，如不正確，需要重新修改設計；7.記錄實驗結果及實驗過程中出現的問題及解決辦法。（注：）5-7步的操作參考實驗八的ppt，如本次實驗未完成，第八次實驗繼續進行，請自行保留設計工程文件夾。2020/12/1712ppt課件五、實驗步驟1.建立一個項目；2020/12/1712pp六、實驗報告要求1.記錄設計原理圖。2.記錄綜合結果（邏輯單元<Le>的消耗情況等）。3.記錄仿真結果（畫出仿真波形）。4.分析結果（實驗現象結論）。5.簡答思考題。思考題：1、什么是可編程邏輯器件，簡述其優點；2、簡述QuartusII從事本實驗項目設計的流程。2020/12/1713ppt課件六、實驗報告要求1.記錄設計原理圖。思考題：2020/1第二部分：QuartusII軟件使用請同學們參照后面的步驟，提前做好預習，熟悉QuartusII軟件的操作環境；QuartusII軟件可到實驗中心網站上下載，要注意它的破解步驟2020/12/1714ppt課件第二部分：QuartusII軟件使用請同學們參照后面的步驟，一、準備1、使用QuartusII軟件之前，請確保軟件已正常破解若啟動QuartusII時看到如下界面，則說明軟件尚未正常破解，需要破解后才能正常使用：將本機D:\Altera目錄下的License.Dat文件中的MAC號即完成破解;右圖所示為查看本機MAC地址（實際地址）的方法。2020/12/1715ppt課件一、準備1、使用QuartusII軟件之前，請確保軟件已正常2、QuartusII6.0主界面操作環境1、ProjectNavigator（工程管理器）2、Messagewindow（信息窗口）2、Statuswindow（狀態窗口）2020/12/1716ppt課件2、QuartusII6.0主界面操作環境1、Proje3、常用工具欄Toresetviews:Tools

CustomizeToolbarsResetAllRestartQuartusIIWindow&newfilebuttonsCompilerreportFloorplanExecutioncontrolsDynamicmenus若QuartusII界面上一些默認的按鈕被關閉，影響使用，可按右邊的操作步驟來復原2020/12/1717ppt課件3、常用工具欄Toresetviews:Window工程創建時的準備工作QuartusII通過“工程（Project）”來管理設計文件，必須為此工程創建一個放置與此工程相關的所有設計文件的文件夾；此文件夾名不宜用中文，也最好不要用數字，應放到磁盤上容易找到的地方，不要放在軟件的安裝目錄中；建立完工程文件夾后再進行后續操作……二、在QuartusII6.0環境下建立工程2020/12/1718ppt課件工程創建時的準備工作QuartusII通過“工程（Proje1、項目創建向導工程文件名，任取，建立在用戶自己的目錄下，不要使用軟件的安裝目錄或系統目錄選擇工作路徑頂層實體名，一般和工程名相同文件菜單基于已有項目創建工程（一般不使用）2020/12/1719ppt課件1、項目創建向導工程文件名，任取，建立在用戶自己的目錄下，不添加用戶的設計文件Graphic(.BDF,.GDF)AHDLVHDLVerilogEDIFNotes:FilesinprojectdirectorydonotneedtobeaddedAddtoplevelfileiffilename&entitynamearenotthesame選中待添加的文件后點擊“Add”，若暫無文件，直接點擊“Next”AdduserlibrarypathnamesUserlibrariesMegaCore?/AMPPSMlibrariesPre-compiledVHDLpackages2、為創建的工程添加設計文件2020/12/1720ppt課件添加用戶的設計文件Adduserlibrarypath選擇CPLD/FPGA器件型號選擇CPLD/FPGA器件所屬系列3、器件選擇本EDA實驗背板所使用的器件為ALtera公司MAXII系列（Family）的EPM240T100C5（Avaliabledevices）2020/12/1721ppt課件選擇CPLD/FPGA器件型號選擇CPLD/FPGA器件所屬選擇第三方EDA工具（如ModelSim、Synplify等）這里不需要4、EDA工具設置2020/12/1722ppt課件選擇第三方EDA工具（如ModelSim、Synplify等5、完成!（1）工程創建完畢，界面上在工程管理器處出現所選用的器件系列、器件名及工程文件名“epm240”；（2）可以看出：軟件界面沒有明顯變化，需要用戶再建立設計文件。2020/12/1723ppt課件5、完成!（1）工程創建完畢，界面上在工程管理器處出現所選用關于創建工程的補充說明（1）指定工程所在的工作庫文件夾、工程名及設計實體名；（2）將設計文件加入工程中；（3）選擇仿真器和綜合器類型（默認“None”為選擇QuartusII自帶的）；（4）選擇目標芯片（開發板上的芯片類型）；（5）工具設置（若都不選擇，則使用QuartusII自帶的所有設計工具）；（6）結束設置。工程建立后，若需要新增設計文件，可以通過Project/Add_Remove……在工程中添加新建立的設計文件，也可以刪除不需要的設計文件。編譯時將按此選項卡中列出的文件處理。2020/12/1724ppt課件關于創建工程的補充說明（1）指定工程所在的工作庫文件夾、工程三、在QuartusII6.0工程下建立設計文件1、在File菜單下點擊“New”，即彈出用戶設計建立向導QuartusII支持原理圖輸入（BlockDiagram/SchematicFile）、VHDL語言輸入等多種設計輸入方式，后面以原理圖輸入為例介紹2020/12/1725ppt課件三、在QuartusII6.0工程下建立設計文件1、在Fil2、建立原理圖設計文件原理圖繪制區繪制工具工程文件名2020/12/1726ppt課件2、建立原理圖設計文件原理圖繪制區繪制工具工程文件名20203、調用參數化元件在繪圖區雙擊鼠標左鍵，即彈出添加符號元件的窗口在此輸入已知的元件名，可以快速地調出元件在此可選擇查看庫中所有的元件2020/12/1727ppt課件3、調用參數化元件在繪圖區雙擊鼠標左鍵，即彈出添加符號元件的分別調用了輸入端口“input”和邏輯器件“74138”調用庫元件預覽2020/12/1728ppt課件分別調用了輸入端口“input”和邏輯器件“74138”調用4、繪圖控制操作1、選擇及畫線工具2、文本工具3、符號工具，可跳出前面添加元件的窗口4、窗口縮放工具，左鍵放大，右鍵縮小5、窗口全屏顯示，按“ESC”退出說明：使用圖示2-4的工具按鈕后，請切換回1按鈕（選擇及畫線工具），才能對繪圖進行編輯。其余工具按鈕不常用，這里不介紹2020/12/1729ppt課件4、繪圖控制操作1、選擇及畫線工具2、文本工具3、符號工具，5、設計74138，并進行功能驗證測試從符號庫中調出74138及需要的輸入、輸出端口，排放整齊完成畫線連接操作（鼠標放到端點處，會自動捕捉，按下左鍵拖動到目標處，釋放后即完成一次畫線操作）2020/12/1730ppt課件5、設計74138，并進行功能驗證測試從符號庫中調出7413為端口命名鼠標左鍵雙擊端口名，如圖示74138電路Y7N端所示，直接輸入用戶自定義的名字即可。74138邏輯測試電路原理圖設計完畢！2020/12/1731ppt課件為端口命名鼠標左鍵雙擊端口名，如圖示74138電路Y7N端所四、全程編譯在下拉菜單“Processing”中選擇“StartCompilation”，啟動全程編譯編譯完成后的信息報告窗口2020/12/1732ppt課件四、全程編譯在下拉菜單“Processing”中選擇“Sta關于全程編譯QuartusII的編譯器由一系列處理模塊構成；這些模塊負責對設計項目的檢錯、邏輯綜合、結構綜合、輸出結果的編輯配置，以及時序分析；在這一過程中，將設計項目適配到FPGA/CPLD目標器件中，同時產生多用途的輸出文件，如功能和時序信息文件，器件編程的目標文件；編譯器首先檢查出工程設計文件中可能的錯誤信息，以供設計者排除，然后產生一個結構化的網表文件表達的電路原理圖文件；啟動全程編譯：選擇Processing/StartCompilation,自動完成分析、排錯、綜合、適配、匯編及時序分析的全過程。編譯過程中，錯誤信息通過下方的信息欄指示（紅色字體）。雙擊此信息，可以定位到錯誤所在處，改正后在此進行編譯直至排除所有錯誤；編譯成功后，會彈出編譯報告，顯示相關編譯信息。2020/12/1733ppt課件關于全程編譯QuartusII的編譯器由一系列處理模塊構成；工程編譯完成后，設計結果是否滿足設計要求，可以通過時序仿真來分析；時序仿真主要包含如下的設置步驟：打開波形編輯器；設置仿真時間區域；波形文件存盤；將端口節點信號選入波形編輯器中；編輯輸入波形（輸入激勵信號）；總線數據格式設置啟動仿真器觀察仿真結果（波形編輯文件及產生的波形報告文件分開顯示）若無法觀察完整波形，可以使用熱鍵Ctrl+W,即可看到完整的仿真波形。也可使用鼠標左右鍵，方法如下：選中后，右鍵放大，左鍵縮小順序并不是唯一的五